JPS60147861A - デ−タ処理システム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は複数の知能端末がメモリを共有するようなデー
タ処理システムに関する。

［従来技術］ 共通のメモリを使用する多重プロセッサシステムでは、
通常、高速のＴＦＩＭシステム／３７０プロセッサ（た
とえば３０８１）のような単一の逐次的の制御装置が用
いられている。プロセッサはデータの要求を受け取ると
、メモリの内容を探索して要求されたデータがそこに記
憶されているかどうかを見て、もしそこにないときは、
外部記憶装置（たとえばディスク）から１次メモリへデ
ータを転送するよう要求する。異なる端末から複数の要
求を受け取ったときは、逐次式の制御装置は各要求を順
次に処理しなければならない。

［発明が解決しようとする問題点］ したがってこのようなシステムは非常に高速のプロセッ
サを使用しなければならず、必然的にそのコストは極端
に増加する。あるいは代わりに安価で低速なプロセッサ
を用いれば、メモリアクセスに多大な時間を要する。

本発明はこの問題点を解決すること、すなわち安価にか
つ効率良くメモリを制御できるデータ処理システムを提
供することにある。

［問題点を解決するための手段］ 本発明は、少なくとも１つの知能端末と、データを記憶
するメモリと、知能端末からの要求に基づいて少なくと
も１一つのメモリ制御機能を遂行する制御手段と、を含
むデータ処理システムであって、 この制御手段が複数の制御部を有し、各々の制御部がメ
モリの各領域に対してそれぞれにメモリ制御機能を遂行
することを特徴とするデータ処理システムである。

こうしてメモリの制御を東−の制御装置で逐次的に遂行
するのではなく、複数の制御部（実施例ではマイクロプ
ロセッサ）が同時的に遂行することにより安価にかつ効
率よくメモリを制御することができる。

［実施例］ 第１図は本発明を利用できるデータ処理システムの構成
を示す図である。データ処理システムは複数の知能端末
１０（′図ではｑｔにｃ　ｐ　Ｕと記す）を有する。こ
れらの知能端末１０はスイッチ１２の各ボートに接続さ
れろ。各知能端末は、たとえばＩＢＭＰＣのようなパー
ソナルコンピュータでもよい。知能端末１０はそれぞれ
写像部１４を介してスイッチ１２に接続される。写像部
１４は単にアドレス変換のために具備されるものである
。

スイッチ１２のボートには様々な装置および様々な回路
を接続できる。たとえば、プリントサーバ１６、ファイ
ルサーバ１８、メモリ２０、共有　゛のメインフレーム
２２等である。さらにスイッチ１２のボートの１つにネ
ットワークゲートウェイ２４を接続することもできる。

スイッチ１２は好適には任意のボート間を選択的に接続
できる非閉塞型のスイッチである。こうして知能端末１
０はどれでもプリントサーバ１６、ファイルサーバ１８
、またはメインフレーム２２（たとえばＩＢＭシステム
／３７０）をアクセスできる。知能端数１０はスイッチ
１２を介して互いに通信することもできる。互いにおよ
び周辺装置と頻繁に通信する知能端末１０が第１図のス
イッチ１２に接続されている。めったに通信を行わない
別の知能端数（図示せず）はネットワークゲートウェイ
２２を介して第１図に示される知能端数１０と通信する
。ネットワークゲートウェイ２３− ２はローカルエリアネットワークへの接続部であったり
、別の知能端末群が接続される第２のスイッチの接続部
であることもある。

本実施例に従った記憶装置２０の設計および動作につい
て説明する。記憶装置２０は、１次メモリセロ（たとえ
ばＲＡＭ）、２次メモリ２８（たとえばディスク記憶装
置）、および制御装置３゜を含むことができる。１次丈
モリ２６はページ形式またはセグメント形式のメモリヤ
もよい。本実施例によるメモリのアドレス指定の制御は
経済的で効率が良い。通常のシス宇ムでは、メモリの制
御に必要な機能を実現するには、メモリマツプおよびハ
ツシングテーブル（またはＶ′）ずれか一方）を用いる
、高速の逐次的な機械が使用される。つまり、従来この
機能は、共有された記憶装置の様々なページの状況が記
録された局所テーブルを用いて１つまたは全ての知能端
数１０で遂行されていた。本実施例は、所望のメモリあ
制御を実現するために１１＋Ｌ−の高速の逐次的な機械
を用いるのではなく、複数のマイクロプロセッサを用い
る。

４− 第２図は共有記憶装置１２０を制御するための多重マイ
クロプロセッサシステムの１構成例を示す図である。ア
プリケーションプロセッサであるＣＰＵｌｌ０は第１図
の知能端末１０に対応し、スイッチ１１２は第１図のス
イッチ１２に対応し、共有記憶装置（以下ＳＯ８という
）１２０は第１図の１次メモリ２６および２次メモリ２
８に対応し、記憶装置制御機構（以下ＳＣＦという）１
３０は第１図の制御装置３０に対応するものである。

５ＣＦ１３０は、５Ｃ８１２０の内容に関するディレク
トリイの保持、データ転送の指令発行等の様々な記憶装
置制御機能を遂行する。

第３図は多重マイクロプロセッサメモリ制御システムの
好適な構成例を示す図である。ＳＣ８１２０は１次メモ
リ１２ｄと２次メモリ１２８を含むことができる。通常
のメモリコントローラ１３２は５ＣＦ１３０と通信しな
がら、１次メモリ１２６と２次メモリ１２８との間のデ
ータ転送を制御できる。

Ｓ　ＣＦ　１．３０はマイクロプロセッサのアレイ１３
４と制御プロセッサ１３６を含むことができる。

アレイ１３４のマイクロプロセッサは、たとえば、ザイ
ログ社のＺ８ｏ、またはインテル社の８０８６でよい。

制御プロセッサ１３６もインテル社の８０８６マイクロ
プロセツサでよい。もちろん他のマイクロプロセッサを
用いることもできる。

好適には、１次メモリ１２６は複数の領域に分かれてい
るページ形式のメモリである（各領域は複数ページから
成る）。アレイ１３４の各マイクロプロセッサは１次メ
モリ１２６のこれらの各領域に割り当てられている。ア
レイ１３４においてはマイクロプロセッサを複数個接続
することができる。一般的には、マイクロプロセッサ（
μＰ）は第４Ａ図および第４Ｂ図のように配列できる。

各マイクロプロセッサは通信ボートすなわちチャネル１
３３を介して４つの隣接したマイクロプロセッサに接続
される。各マイクロプロセッサは、さらに、共通のバス
１３５が接続されているので、制御プロセッサ１３６と
通信できる。各マイクロプロセッサはバスアービタを有
する２重ボート式の局所メモリ（例ばＲ／ＷポートとＲ
Ｏボートのもの、又はＲ／Ｗポートが２つのもの）を含
む。

アレイ１３４の各マイクロプロセッサはそれに割り当て
られた１次メモリ１２６の領域に関する状況を各自の局
所記憶部（すなわちディレクトリ）に保持する。したが
って、共有記憶装置の全体を制御しなければならないで
あろう逐次的な制御に比べて、さらに高速でしかも一定
の時間で応答できる。ＣＰＵｌｌ０が発するデータの要
求は全てアレイ１３４へ送られる。そうしてアレイ１３
４は要求されたデータが記録されているところのアドレ
ス（−次メモリ１２６の）をみつけてそれをＣＰＵＩ　
１０へ返送する。こうしてＣＰＵＩ　１０はスイッチ１
］−２を介して１次メモリ１２６を直接アクセスできる
。要求されたデータが１次メモリ１２６にないときは、
アレイ１３４のマイクロプロセッサはメモリ・コントロ
ーラ１３２へ指令を送って、要求されたデータを２次メ
モリ１２８から１次メモリ１２６へ転送させる。この転
送が完了したことを示す信号がアレイ１３４のマイク７
− ロプロセツサに返ってくると、新しくデータが転送され
たところのアドレス（１９次メモリ１２６の）がＣＰＵ
１．１０へ送られる。

次に第５図ないし第７図を参照して本実施例の動作を説
明する。第５図に示すように、制御プロセッサ１３５は
スイッチ１１２、アレイ１３４、およびメモリコントロ
ーラ１３２相互間のメツセージ転送のインターフェース
として働く。メモリコントローラ１３２またはスイッチ
１１２からのメツセージはアレイ１３４へ送られ、アレ
イ１３４からのメツセージは必要に応じてスイッチ１１
２またはメモリコントローラ１３２へ送られる。

第６Ａ図を参照してアレイ１３４の動作を説明する。成
るＣＰＵ１．ＩＯがデータを要求すると、その要求はス
イッチ１１２を介して制御プロセッサ１３６へ接続され
る。制御プロセッサ１３６は要求されたアドレス（仮想
アドレス）をハツシングすることによってアレイ１３４
のマイクロプロセッサを特定してそこへ要求を送る。こ
のマイクロプロセッサが、ステップ２００で、受は取っ
た８− メツセージはＣＰＵ１１０からのデータ要求であると判
断し、自身のディレクトリを調べて、要求されたデータ
が、自身に割り当てられた領域（１次メモリ１２６の）
に記憶されているかどうかをみる。要求されたデータが
１次メモリ１２６に記憶されているときは、そのマイク
ロプロセッサは、ステップ２０２で、そのデータが記憶
されているところのアドレス（実アドレス）をもとのＣ
ＰＵ１１０へ返す（制御プロセッサ１３６およびスイッ
チ１１２を介して）。こうしてＣＰＵｌｌ０はスイッチ
１１２を介して１次メモリ１２６を直接アクセスするこ
とができる。

ところで要求されたデータがディレクトリにリストされ
ていない時は、マイクロプロセッサは自身に割り当てら
れた領域（１次メモリ１２６の）に、要求されたデータ
を記憶するだけの余裕が十分にあるかどうかを判断する
。十分な余裕があれば、マイクロプロセッサはメモリコ
ントローラ１３２へ指令を送って、２次メモリ１２８か
ら１次メモリ１２６の所望のアドレスのところにデータ
を転送させる。ここで流れ図Ａに戻る。メモリコントロ
ーラ１３２によってこのデータ転送が完了するとすぐに
その事実を示す信号が制御プロセッサ１３６を介して所
望のマイクロプロセッサに送られる。こうしてマイクロ
プロセッサは、ステップ２０４でデータ転送が完了した
と判断する。新しくデータが転送されたところのアドレ
ス（１次メモリ１２６の）がもとのＣＰ　Ｕ　１．１．
０へ送られる。

要求されたデータが１次メモリ１２６になく、マイクロ
プロセッサがステップ２０６で、自身に割り当てられた
領域に要求されたデータを記憶するだけの余裕がないと
判断したときは、マイクロプロセッサは現にある１次メ
モリ１２６の内容の一部を２次メモリ１２８に転送して
余裕を作り出すか、または別のところの領域を使う。た
いていは後者の方法が優先する。そこでマイクロプロセ
ッサは、ステツ２’２０７で、チャネル１３３を介して
隣接するマイクロプロセッサに成る要求を送る。これは
隣接するマイクロプロセッサに割り当てられている領域
（１次メモリ１２６の）を借りるための交渉を要求する
ものである。以下この要求のことを借用要求と呼ぶこと
にする。マイクロプロセッサが、借用要求に対する応答
を隣接したマイクロプロセッサから受け取ると、当該マ
イクロプロセッサは、応答したマイクロプロセッサがそ
こに割り当てられている領域に余裕を持っているかどう
かを判断する。当該マイクロプロセッサに割り当てられ
た領域の中で空いているところ（しかしながらこの余裕
はデータを記憶するには十分でない）と、隣接のマイク
ロプロセッサに割り当てられた領域から借りた部分とで
、要求されたデータを記憶するに十分な容量になれば、
借用要求は成功であるとみなされ、当該マイクロプロセ
ッサは、２次メモリ１２８から１次メモリ１２６へ所望
のデータを転送させるための要求を、メモリコントロー
ラ１３２へ送る。こうして流れ図は第６Ａ図のＡに戻っ
て、当該マイクロプロセッサは、データ転送が完了した
ことを示す信号がメモリコントローラ１３２から送られ
てくるのを待つ。

＝１１− □借用要求が不成功のときは、当該マイクロプロセッサ
は１次メモリ１２６で現に記憶している内容の一部分を
、２次メモリ１２８へ転送して、要求されたデータのた
めに新た外余裕を作り出す。

当該マイクロプロセッサはステツ゛プ２０８で２次メモ
リ１２８へ転送す末き部分を決定す乞。このような領域
の一部（ページ形式ならばページ）の追出しは、たとえ
ばＬ　ＲＵアルゴリズムのようなよく知られた判断規準
に基づいて実行できる（ここでｉメモリの形式をたとえ
ばページ形式と仮定して、各マイクロプロセッサ１こ割
り当てられている領域において、この追出しの＋ＩＬｉ
である領域の一部めことを以下ページと記して説明する
ことにする）。しかしながら当該マイクロプロセッサは
ページの追出しを単純には実行できない。というのは、
追出すべきページを、別のＣＰＵＩ　１０がスイッチ１
１２を介して現に直接アクセスしていることがあるから
である。そこで、当該マイクロプロセッサは追い出すべ
きページを決定した場合、現にそのページをアクセスし
てい４ｃｐｕｔ１゜１２− へ然るべき信号を送って、そのページが１次メモリ１２
６から追い出されるページであることを知らせる。こう
して流れ図は第６Ａ図のＡに戻って、当該マイクロプロ
セッサはそのＣＰＵｌｌ０からの肯定応答を待つ。肯定
応答を受け取ればステップ２１０へ進み、画該マイクロ
プロセッサはメモリコントローラ１３２ヘデータ転送の
指令を送って、追い出すべ曇データを１次メモリ１２６
から２次メモリ１２８へ転送させ、要求された新しいデ
ータを２次メモリ１２８から１次メモリの適切なアドレ
スのと出ろへ転送させる。こうして流れ図はＡに戻って
当該マイクロプロセッサはメモリコントローラ１３２か
ら、データの転送が完了したことを示す信号が送られて
くるのを待つ。この信号が送られてくれば、要求された
データが転送されたところの１欣メモリ１２６の新しい
アドレスが、メモリコントローラ１３２およびスイッチ
１１２を介してＣＰＵｌｌ０に返ってくる。

メモリコントローラ１３２の機能は、データ転送要求を
処理することおよびそのデータ転送が完了したことを示
す信号を制御プロセッサ１３６（したがってアレイ１３
４のマイクロプロセッサ）へ返すことだけである。第７
図にメモリコントローラ１３２の動作を表わす流れ図を
示す。メモリコントローラ１３２は通常の高速のディス
クコントローラでもよい。

前にも説明したように、アレイ１３４においてデータの
要求を制御すべきマイクロプロセッサを決めるのに制御
プロセッサ１３６は好適にはハツシングを遂行する。し
かしながらハツシングが実用的でないときは、回報通信
アルゴリズムを用いることもできる。

以下、ハツシング機能を用いる場合の動作をハツシング
オペレーション、回報通信アルゴリズムを用いる場合の
動作を回報通信オペレーションのように言う。

回報通信オペレーションの場合の流れ図はこれから説明
する追加されるステップ以外は、第５図、第６Ａ図、第
６Ｂ図、および第７図と同じである。

以下変更部分を説明する。第１の変更点は第５図の制御
プロセッサ１３２の動作の流れ図において、ステップ２
１２とステップ２１４の間に第８図に示すステップを追
加することである。第５図のステップ２１２では、制御
プロセッサ１３６はメツセージをどこから受け取ったか
を判断する。制御プロセッサ１，３６がＣＰＵ１１０の
１つからメツセージを受け取った場合、制御プロセッサ
１３６は、そのメツセージをどのマイクロプロセッサ（
アレイ１３４の）に送ればよいのかがわからない（ハツ
シング機能があるときは要求されたアドレスをハツシン
グすることでマイクロプロセッサを特定できる）。そこ
で制御プロセッサ１３６は第５図のステップ２１２と２
１４の間で第８図に示すステップを遂行する。すなわち
、制御プロセッサ１３６は要求されたページの番号を全
てのマイクロプロセッサに回報通信して（共通のバス１
３５を介して）、そのページ番号を管理する特定のマイ
クロプロセッサからこの回報通信に対する応答が返って
くるのを待つ。この際の各マイクロプロセッサの動作は
第６Ａ図のステップ２００と１５− これから説明するもう１つの変更点である第９図のステ
ップである。第６図の子テップ２００で、各マイクロプ
ロセッサはどこからどんなメツセージが送られてきたか
を調べる。したがってこのステップでは、そのメツセー
ジがページ番号の回報通信であるときもそれを検知でき
る。ページ番号が回報通信されると、各マイクロプロセ
ッサはそのページが自分の管理するものであるかどうか
を検査して、もしそうであるときは、そのことを示す応
答を制御プロセッサ１３６へ返す。そうして流れ図は第
６Ａ図のＡに戻る。、塁上が第９図のステップである。

こうして要求されたページを管理するマイクロプロセッ
サからその管理者であることを示す応答を制御プロセッ
サ１３６が受け取ると、制御プロセッサ１３６の動作の
ステップは第８図から第５図のステップ２１４へ進む。

制御プ、ロセッサ１３６が全マイクロプロセッサにペー
ジ番号を回報通信した後（第８図のステップ）第５図の
はじめに戻りそのページの担当者（マイクロプロセッサ
）からの肯定応答を待つこ１６− とは、回報通信オペレーションの場合の動作である。担
当マイクロプロセッサから肯定応答を受け取ればステッ
プ２１２で、マイクロプロセッサからメツセージが来た
と検知されて、ステップ２１３へ進む。

ところで回報還御オペレーションでは第８図のステップ
が追加されるので、データの要求の処理にはそれだけ時
間がかかる。したがって制御プロセッサ１３６にマイク
ロプロセッサからの即答を待たせることによって担当マ
イクロプロセッサの決定を優先させることが望ましいで
あろう。さらに、アレイ１３４の各マイクロプロセッサ
が制御プロセッサ１３６からページ番号が回報通信され
てきたと検知したとき、各マイクロプロセッサにその優
先度を認識させて、直ちに応答させるか、または他のマ
イクロプロセッサが応答するまでは別の信号を共通のバ
ス１３５に出すのを差し控えるようにすることが望まし
いであろう。

回報通信オペレーションの場合、要求されたページを管
理することを示す応答がどのマイクロプロセツサからも
返ってニないときは、制御プロセッサ１３６は新しいペ
ージが必要であるとわかる。

そうした場合、制御プロセッサ１３６はア１ノイ１３４
の全マイクロプロセッサに新しいページを要求するメツ
セージ（以下新ページ要求という）を回報通信する。使
用可能なページを有するマイクロプロセッサは全て、共
通のバス１３５を介してそのページの識別番号（ページ
番号）を返す。使用可能なページを有するマイクロプロ
セッサが複数ある場合は、制御ブＬ１セッサ１３６は適
切なアルゴリズムを用いて使用可能なページの１つを最
少の時間で選択する。メモリに一時に１ペ一ジ分のコピ
ーしか存在しないときは、１つのマイクロプロセッサし
か応答しないので、制御プロセッサ１３６はそのページ
をアクセスするための要求を回報通信できる。この手法
を用いればデータおよびコードシェアリング（シノニム
問題）ならびにページの２重コピーも処理することがで
きる。

アレイ１３４の特定のマイクロプロセッサにひとたびペ
ージの担当が割り当てられると、そのページを要求して
いるＣＰＵ１．１０がそのページは不必要になったと示
すまでは、当該マイクロプロセッサはそのページの担当
を維持する。したがってそれまでは、そのページに対す
る要求は全て、当該マイクロプロセッサによって肯定応
答がなされる。データを要求しているもとのＣＰＵｌｌ
０がそれは不必要になったと示す前に、当該マイクロプ
ロセッサがそのページを２次メモリ１２８へ追い出す必
要があるとわかったときは、当該マイクロプロセッサは
その追出しの前に、もとのＣＰＵ１１０にそのことを知
らせてやる。これはハツシングによる場合と全く同じで
ある。後続の同じデータ要求に応答して、同じマイクロ
プロセッサがそのページの担当であると肯定応答し、メ
モリコントローラ１３２へ然るべき要求を送ってそのペ
ージを２次メモリ１２８から１次メモリ１２６に転送さ
せる。これに関してもハツシングによる場合と同じであ
る。

マイクロプロセッサが成るページの担当を受諾したがそ
のページを１次メモリ１２６から追い出１９− したときでも、当該マイクロプロセッサが自身に割り当
てられた領域（１次メモリ１２６の）に十分な余裕がな
いときにそのデータの要求を受け取ることができる。そ
うした場合は、当該マイクロプロセッサは隣接したマイ
クロプロセッサに割り当てられている領域の一部をイＩ
ｉ用するか、または現に自身に割り当てられた領域に記
憶している内容の一部を追い出して新しく要求されたデ
ータのための余裕を作り出す。前者、後者いずれも、ハ
ツシングの場合と全く同様に遂行される。

アレイ１３４のマイクロプロセッサの担当を決めるのに
制御プロセッサ１３６が要求されたデータのアドレスを
ハツシングするという動作（はツシングオペレーション
）は、通常は回報通信オペレーションよりも効率が良い
であろう。しかしながら同報通信オペレーションには、
個々のマイクロプロセッサの負荷（ぺ−９７１１当の負
荷）を効率良くバランスがとれるという利点がある。以
下各オペレーションのｉ徴について説明する。ハツシン
グオペレーションの場合は、アレイ１３４の各２０− マイクロプロセッサには、１次メモリ１２６の各領域だ
けでなく仮想アドレス空間の担当もそれぞれ割り当てら
れる。データの要求をする度毎に仮想アドレスがハツシ
ングされて担当マイクロプロセッサが決まる。特定の記
録データが要求されるときは常に同じマイクロプロセッ
サの担当とみなされる。したがって担当マイクロプロセ
ッサは直ちに決定される。以上のことからハツシングオ
ペレーションは効率が良いと言えるであろう。

同報通信オペレーションの場合は、データの要求は全て
マイクロプロセッサに回報通信されてから肯定応答がな
される。担当を受諾するマイクロプロセッサが全くない
ときは、制御プロセッサ１３６は新ページ要求を回報通
信して応答のあったマイクロプロセッサの１つにその担
当を割り当てねばならない。この手法は要求されたペー
ジの担当を決めるのに少し時間がかかるが、何当に対す
るマイクロプロセッサの負荷のバランスはとれる。

詳しく言えば、ハツシングオペレーションの場合は特定
のページは常に同じマイクロプロセッサが担当するのに
対し、回報通信オペレーションの場合は、もとの要求の
時点におけるマイクロプロセッサの負荷に基づいて任意
のマイクロプロセッサに担当を割り当てることができる
のである。

回報通信オペレーションに関する負荷バランスの特徴は
、新しいページの担当の割当てに有益というだけでなく
、以下に示すような利点もある。

第１のマイクロプロセッサが自身のディレクトリすなわ
ちリストは長くなり起ぎたとわかると、第１のマイクロ
プロセッサは隣接したマイクロプロセッサと通信して、
現に自身が担当しているページの１つを隣接のマイクロ
プロセッサが分担できるかどうかを調べる。隣接のマイ
クロプロセッサのリストが適当な長さであれば、そのマ
イクロプロセッサは１ページ以」二の担当を受諾して将
来その部分の要求があったときは全て肯定応答する。

こうしたページ管理の分担によって負荷のバランスをと
ることは、各マイクロプロセッサに対して仮想アドレス
空間の担当が固定されていないような同報通信オペレー
ションにおいて可能である。

これはハツシングオペレーションでは実現できない。ハ
ツシングオペレーションにおいては過負荷となったマイ
クロプロセッサは隣接のマイクロプロセッサの担当して
いる別の領域を借りることができるのみである。

回報通信オペレーションの場合は制御プロセッサ１３６
は共通のバス１３５を介して各マイクロプロセッサと通
信できるので、厳密に言えば、マイクロプロセッサを相
互接続（チャネル１３３）する必要はない。しかしなが
らこれまでに説明したように負荷のバランスをとること
および領域を借用することは、チャネル′１３３があれ
ばさらに効率良く実現できる。しかも、各マイクロプロ
セッサに２重ポート式の局所メモリを具備できて各マイ
クロプロセッサはディレクトリと隣接のマイクロプロセ
ッサを監視することができるという利点もある。

マイクロプロセッサの相互接続によってそれに障害が生
じた場合のバックアップ保護が提供できる。たとえば、
成るページ番号が全マイクロプロ２３− セッサに回報通信されて、どこからも応答がなかったと
き、制御プロセッサ１３６は全マイクロプロセッサに各
自の隣接のマイクロプロセッサのディレクトリを調べる
よう要求して、マイクロプロセッサが故障したわけでは
なく単に応答できなかっただけであることを確認する。

第３図のところで説明したメモリコントローラ１３２を
介してＣＰＵ］、１０が１次メモリ１２６と通信する構
成が幾つかあるので、メモリコントローラ１３２は物理
的には５Ｃ８１２０の中に所在させておく。第３図に示
した好適な構成例では、ＣＰＵｌｌ０がスイッチ１１２
を介して１次メモリ１２６を直接アクセスできるよう、
１次メモリ１２６は２重ポート式であった。次に他の構
成例を第１０図および第１１図を参照して説明する。

第１０図では、制御プロセッサ１３６とメモリコントロ
ーラ１３２とを直接に接続するものはなく、スイッチ１
１２を１次メモリ１２６へ直接に接続するものもない。

第１０図の構成は第３図の構成と北壁て安価に実現でき
るが、制御プロセッ２４− サ１３６とメモリコントローラ１３２との間の信号の受
渡しは全てスイッチ１１２を介さねばならないので、効
率はあまり良くない。

第１１図に示す構成は、１次メモリ１２６と２次メモリ
１２８との間のデータ転送もスイッチ１１２を介して行
わねばならないので、第１０図の構成よりもさらに動作
が遅くなる。

前にも説明したように、１次メモリ１２６は複数のマイ
クロプロセッサが共同で管理する。したがって１次メモ
リ１２６は、仮りに単一の制御（全ての要求を逐次的に
処理し、しかもそれ自身で共有された記憶装置全体を管
理しなければならないような制御）を用いたとしたとき
に生ずるであろうメモリアクセスの極端な遅延を伴わず
に、非常に大きくできる。これは、たとえば独立した６
４個のマイクロ、プロセッサを有する制御装置のシノニ
ム問題を考えてみれば理解できる。この場合、メモリシ
ステムは仮想アドレスを与えられ、共有記憶装置の中で
現に仮想アドレスに写像さ些たページがあるかどうか（
たとえそれが他の識別子に基づいてもたらされたもので
あっても）が決定される。本発明に従って共有記憶装置
の合計のページ数は、大雑把に言って、相等しい６４個
のセットに分けられ、各セットはそれ専用のマイクロプ
ロセッサによって独立にかつ同時に検査される。したが
ってこれと等価な効果を逐次的な制御で得ようとすれば
、マイクロプロセッサの６４倍の処理速度が必要である
。

ところでマイクロプロセッサ間の相互接続の主な目的は
１つのマイクロプロセッサの領域に余裕がない場合に隣
接のマイクロプロセッサの領域を借りられるようにそこ
°と交渉できることであるが、この相互接続のおかげで
各マイクロプロセッサはメモリ全体の応答性を落すこと
なく、正確さを保証するために各自の広範囲な計算を実
行することもできる。実際この手法の主な利点はメモリ
の可用性が回復、ジャーナリング、書き戻し、事前取出
し等の際必要とされる補助的な処理に、影響されないこ
とである。Ｃｐ　ｕ　］、　１０からの要求を直列化す
る必要がないとさくたとえば持久性永続データのジャー
ナリング）は、制御プロセッサ１３６は現時点の要求を
送出した直後の別にＣＰＵ１１０からの付加的な要求を
自由に処理できる。各マイクロプロセッサはそこに割り
当てられたページ／セグメントに関するどんな状況をも
更新し、共通のバス１３５を用いて必要なデータ転送を
遂行する。こうした更新やデータ転送に係る活動は、制
御プロセッサ１３６、全てのＣＰＵｌｌ０１および他の
各マイクロプロセッサに対しては非同期的である。

［発明の効果］ 本発明によれば大量生産で実現できる同一で安価なマイ
クロプロセッサを組み合わせることによってメモリの制
御が達成されるので、従来の逐次的な制御に比べて非常
に経済的である。これはＶＬＳ丁技術により可能となっ
た。また、たとえば６４個以上のマイクロプロセッサを
本発明で示すような構成にすることができるので、各マ
イクロプロセッサの動作は比較的遅くてもよい。この結
果、高度の冷却や電力分列網が不要になるのでそ＝２７
− 答時間が一定であるという利点もある。

【図面の簡単な説明】

第１図は本発明を利用できるデータ処理システムの構成
を示すブロック図、′＠′２図は実施例を説明するため
のブロック図、第３図は好適な実施例の１構成例を示す
ブロック図、第４Ａ図はマイクロプロセッサの相互接続
の様子を示すブロック図、第４ｉ図はマイクロプロセッ
サの相互接続およびマイクロプロセラ与と制御プロセッ
サとの接続の様子を示すブロック図、第５“図は制御プ
ロセッサの動作を説明する流れ図、第６Ａ図および第６
Ｂ図は各マイクロプロセッサの動作を説明する流れ図、
第７図はメモリコントローラの動作を説明する流れ図、
第８図および第９図は回報通信オペレーションの場合に
、第５図ならびに第６Ａ図およびｉＧＢ図のそれぞれに
追加すべきステップを示す流れ図、第１０図および第１
１図は第３図に示すｉ成例と異なる他の構成例を示すブ
ロック図で２８− ある。 出願人　インターナショナル・ビジネス・マシーンズ・
コーポレーション 代理人　弁理士　頓　宮　孝　− （外１名）

Claims (1)

【特許請求の範囲】
1. 少なくとも１つの知能端末と、データを記憶するメモリ
   と、前記知能端末からの要求に基づいて少なくとも１つ
   のメモリ制御機能を遂行する制御手段と、を含むデータ
   処理システムであって、前記制御手段が複数の制御部を
   有し、各々の制御部が前記メモリの各領域に対してそれ
   ぞれにメモリ制御機能を遂行することを特徴とするデー
   タ処理システム。