JP2004185640A - 記憶装置システム - Google Patents
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Abstract
【解決手段】 記憶制御装置195は複数のセレクタグループ190と、共有メモリ間パス165で接続された共有メモリ160a,160bと、キャッシュメモリ170a,170bからなり、各190は、4つのMP部110、2つのSMセレクタ140、2つのCMセレクタ150を有し、各MP部110はプロセッサ、LM(ローカルメモリ)114、SMアクセス回路113、CMアクセス回路112、バッファ115を有する。そして、複数のMP部から各SMセレクタへのパス数より各SMセレクタから共有メモリ160a,160bへのパス数の方を少なく、複数のMP部から各CMセレクタへのパス数より各CMセレクタからキャッシュメモリ170a,170bへのパス数の方を少なくする。
【選択図】 図1
Description
一つ以上の中央処理装置と一つ以上の記憶装置間でデータの入出力を制御する記憶制御装置であり、
一つ以上のプロセッサと、前記記憶装置のデータを一時的に格納するキャッシュメモリと、前記キャッシュメモリおよび前記記憶装置に関する制御情報を格納している共有メモリと、セレクタを備え、前記プロセッサは前記共有メモリおよび前記キャッシュメモリに前記セレクタを介してアクセス可能であり、
前記プロセッサと前記セレクタ間と、前記セレクタと前記共有メモリ間と、前記セレクタと前記キャッシュメモリ間はアクセスパスにより接続されており、
前記セレクタと前記共有メモリを接続する前記アクセスパス数の合計、または前記セレクタと前記キャッシュメモリを接続する前記アクセスパス数の合計は、前記プロセッサと前記セレクタとを接続する前記アクセスパス数の合計よりも少ないようにしている。
前記セレクタは、前記プロセッサから前記共有メモリへのライト処理時に、前記プロセッサからアドレスとライトコマンドとライトデータを受領し、ペアを形成する前記共有メモリの両方に対してアドレスとライトコマンドとライトデータを送信する手段を有し、
前記マスタ側の共有メモリのアクセス回路は、ライトデータを指定のアドレスへ書き込む手段と、前記スレーブ側の共有メモリに前記共有メモリ間パスを介して前記アドレスを送信する手段を有し、
前記スレーブ側の共有メモリのアクセス回路は、前記共有メモリ間パスから受領したアドレスと前記セレクタから受領したアドレスとを比較する手段と、該手段の一致出力に応じて前記ライトデータを指定のアドレスに書き込む手段を有し、ライトデータのアクセス順を保証し、
前記セレクタは、前記プロセッサから前記共有メモリへのリード処理時に、前記プロセッサからアドレスとリードコマンドを受領し、ペアを形成する前記共有メモリの両方に対してアドレスとリードコマンドを送信する手段を有し、
前記マスタ側の共有メモリのアクセス回路は、リードデータを指定のアドレスから読み出し前記セレクタへ転送する手段と、前記スレーブ側の共有メモリに前記共有メモリ間パスを介して前記アドレスを送信する手段を有し、
前記スレーブ側の共有メモリのアクセス回路は、前記共有メモリ間パスから受領したアドレスと前記セレクタから受領したアドレスとを比較する手段と、該手段の一致出力に応じてリードデータを指定のアドレスから読み出し前記セレクタへ転送する手段を有し、
前記セレクタは、前記マスタおよびスレーブの共有メモリから受領したリードデータを比較する手段と、該手段の一致出力に応じて前記リードデータを前記プロセッサへ送信する手段を有するようにしている。
前記セレクタは、前記プロセッサから前記共有メモリへのライト処理時に、前記プロセッサからアドレスとライトコマンドとライトデータを受領し、ペアを形成する前記共有メモリのうちのマスタとなる共有メモリに対してアドレスとライトコマンドとライトデータを送信する手段を有し、
前記マスタ側の共有メモリのアクセス回路は、ライトデータを指定のアドレスへ書き込む手段と、前記スレーブ側の共有メモリに前記共有メモリ間パスを介して前記アドレスとライトコマンドとライトデータを送信する手段を有し、
前記スレーブ側の共有メモリのアクセス回路は、前記共有メモリ間パスから受領したアドレスに前記ライトデータを書き込む手段と、前記マスタ側の共有メモリに対して書き込みの完了報告を送信する手段を有し、
前記マスタ側の共有メモリのアクセス回路は、前記スレーブ側の共有メモリから完了報告を受領したときライト完了とする手段を有し、ライトデータのアクセス順を保証し、
前記セレクタは、前記プロセッサから前記共有メモリへのリード処理時に、前記プロセッサからアドレスとリードコマンドを受領し、ペアを形成する前記共有メモリのうちマスタ側の共有メモリに対してアドレスとリードコマンドを送信する手段を有し、
前記マスタ側の共有メモリのアクセス回路は、リードデータを指定のアドレスから読み出す手段と、前記スレーブ側の共有メモリに前記共有メモリ間パスを介して前記アドレスとリードコマンドを送信する手段を有し、
前記スレーブ側の共有メモリのアクセス回路は、前記共有メモリ間パスから受領したアドレスからデータを読み出す手段と、前記マスタ側の共有メモリに該読み出したデータを転送する手段を有し、
前記マスタ側の共有メモリのアクセス回路は、前記マスタ側の共有メモリから読み出したリードデータと前記スレーブ側の共有メモリから受領したリードデータを比較する手段と、該手段の一致出力に応じて前記セレクタへ前記リードデータの転送と終了報告の送信を行う手段を有するようにしている。
前記セレクタは、前記キャッシュアドレスa及びキャッシュアドレスbと、ライトコマンドと、ライトデータを受領し、前記キャッシュアドレスaに対応するキャッシュメモリAに対して前記キャッシュアドレスaとライトコマンドとライトデータを送信し、前記キャッシュアドレスbに対応するキャッシュメモリBに対して前記キャッシュアドレスbとライトコマンドとライトデータを送信する手段を有し、
前記各キャッシュメモリは、指定されたキャッシュアドレスにライトデータを格納するようにしている。
前記セレクタは、前記プロセッサからの指示に応じてキャッシュアドレスaからデータを読み出し該読み出したデータをキャッシュアドレスbへ転送する手段を有するようにしている。
Claims (8)
- 一つ以上の中央処理装置と一つ以上の記憶装置間でデータの入出力を制御する記憶制御装置であって、
一つ以上のプロセッサと、前記記憶装置のデータを一時的に格納するキャッシュメモリと、前記キャッシュメモリおよび前記記憶装置に関する制御情報を格納している共有メモリと、セレクタを備え、前記プロセッサは前記共有メモリおよび前記キャッシュメモリに前記セレクタを介してアクセス可能であり、
前記プロセッサと前記セレクタ間と、前記セレクタと前記共有メモリ間と、前記セレクタと前記キャッシュメモリ間はアクセスパスにより接続されており、
前記セレクタと前記共有メモリを接続する前記アクセスパス数の合計、または前記セレクタと前記キャッシュメモリを接続する前記アクセスパス数の合計は、前記プロセッサと前記セレクタとを接続する前記アクセスパス数の合計よりも少ないことを特徴とする記憶制御装置。 - 請求項1記載の記憶制御装置において、
前記プロセッサは、2つ以上の前記セレクタに接続され、前記プロセッサから前記キャッシュメモリへのアクセスルートおよび前記プロセッサから前記共有メモリへのアクセスルートをそれぞれ複数有し、通常は全ての前記アクセスルートを使用して負荷を均衡させ、障害等により一部の前記アクセスルートが使用不能になった場合は、残りの前記アクセスルートを使用することにより処理を継続させることを特徴とする記憶制御装置。 - 請求項1または請求項2記載の記憶制御装置において、
前記プロセッサは、アクセス対象となるキャッシュアドレス、および共有メモリアドレスに応じて、使用すべき前記アクセスルートを決定する手段を有することを特徴とする記憶制御装置。 - 請求項1記載の記憶制御装置において、
前記共有メモリはペアをなす2つの共有メモリからなり、該各共有メモリは内部にアクセス回路を有し、該ペアの共有メモリには共有メモリ間パスが設けられ、一方の共有メモリはマスタ、他方の共有メモリはスレーブに定められ、
前記セレクタは、前記プロセッサから前記共有メモリへのライト処理時に、前記プロセッサからアドレスとライトコマンドとライトデータを受領し、ペアを形成する前記共有メモリの両方に対してアドレスとライトコマンドとライトデータを送信する手段を有し、
前記マスタ側の共有メモリのアクセス回路は、ライトデータを指定のアドレスへ書き込む手段と、前記スレーブ側の共有メモリに前記共有メモリ間パスを介して前記アドレスを送信する手段を有し、
前記スレーブ側の共有メモリのアクセス回路は、前記共有メモリ間パスから受領したアドレスと前記セレクタから受領したアドレスとを比較する手段と、該手段の一致出力に応じて前記ライトデータを指定のアドレスに書き込む手段を有し、ライトデータのアクセス順を保証し、
前記セレクタは、前記プロセッサから前記共有メモリへのリード処理時に、前記プロセッサからアドレスとリードコマンドを受領し、ペアを形成する前記共有メモリの両方に対してアドレスとリードコマンドを送信する手段を有し、
前記マスタ側の共有メモリのアクセス回路は、リードデータを指定のアドレスから読み出し前記セレクタへ転送する手段と、前記スレーブ側の共有メモリに前記共有メモリ間パスを介して前記アドレスを送信する手段を有し、
前記スレーブ側の共有メモリのアクセス回路は、前記共有メモリ間パスから受領したアドレスと前記セレクタから受領したアドレスとを比較する手段と、該手段の一致出力に応じてリードデータを指定のアドレスから読み出し前記セレクタへ転送する手段を有し、
前記セレクタは、前記マスタおよびスレーブの共有メモリから受領したリードデータを比較する手段と、該手段の一致出力に応じて前記リードデータを前記プロセッサへ送信する手段を有することを特徴とする記憶制御装置。 - 請求項1記載の記憶制御装置において、
前記共有メモリはペアをなす2つの共有メモリからなり、該各共有メモリは内部にアクセス回路を有し、該ペアの共有メモリには共有メモリ間パスが設けられ、一方の共有メモリはマスタ、他方の共有メモリはスレーブに定められ、
前記セレクタは、前記プロセッサから前記共有メモリへのライト処理時に、前記プロセッサからアドレスとライトコマンドとライトデータを受領し、ペアを形成する前記共有メモリのうちのマスタとなる共有メモリに対してアドレスとライトコマンドとライトデータを送信する手段を有し、
前記マスタ側の共有メモリのアクセス回路は、ライトデータを指定のアドレスへ書き込む手段と、前記スレーブ側の共有メモリに前記共有メモリ間パスを介して前記アドレスとライトコマンドとライトデータを送信する手段を有し、
前記スレーブ側の共有メモリのアクセス回路は、前記共有メモリ間パスから受領したアドレスに前記ライトデータを書き込む手段と、前記マスタ側の共有メモリに対して書き込みの完了報告を送信する手段を有し、
前記マスタ側の共有メモリのアクセス回路は、前記スレーブ側の共有メモリから完了報告を受領したときライト完了とする手段を有し、ライトデータのアクセス順を保証し、
前記セレクタは、前記プロセッサから前記共有メモリへのリード処理時に、前記プロセッサからアドレスとリードコマンドを受領し、ペアを形成する前記共有メモリのうちマスタ側の共有メモリに対してアドレスとリードコマンドを送信する手段を有し、
前記マスタ側の共有メモリのアクセス回路は、リードデータを指定のアドレスから読み出す手段と、前記スレーブ側の共有メモリに前記共有メモリ間パスを介して前記アドレスとリードコマンドを送信する手段を有し、
前記スレーブ側の共有メモリのアクセス回路は、前記共有メモリ間パスから受領したアドレスからデータを読み出す手段と、前記マスタ側の共有メモリに該読み出したデータを転送する手段を有し、
前記マスタ側の共有メモリのアクセス回路は、前記マスタ側の共有メモリから読み出したリードデータと前記スレーブ側の共有メモリから受領したリードデータを比較する手段と、該手段の一致出力に応じて前記セレクタへ前記リードデータの転送と終了報告の送信を行う手段を有することを特徴とする記憶制御装置。 - 請求項1記載の記憶制御装置において、
前記プロセッサは、前記中央処理装置から受領したライトデータを前記キャッシュメモリに二重化して格納するためのキャッシュアドレスaとキャッシュアドレスbを決定する手段と、該キャッシュアドレスa及びキャッシュアドレスbと、ライトコマンドと、ライトデータを前記セレクタに送信する手段を有し、
前記セレクタは、前記キャッシュアドレスa及びキャッシュアドレスbと、ライトコマンドと、ライトデータを受領し、前記キャッシュアドレスaに対応するキャッシュメモリAに対して前記キャッシュアドレスaとライトコマンドとライトデータを送信し、前記キャッシュアドレスbに対応するキャッシュメモリBに対して前記キャッシュアドレスbとライトコマンドとライトデータを送信する手段を有し、
前記各キャッシュメモリは、指定されたキャッシュアドレスにライトデータを格納することを特徴とする記憶制御装置。 - 請求項1記載の記憶制御装置において、
前記プロセッサは、キャッシュアドレスaのデータをキャッシュアドレスbにコピーするキャッシュ間コピーを実行するため、コピー元のキャッシュアドレスaから前記セレクタを経由してデータを読み出す手段と、該読み出したデータをコピー先のキャッシュアドレスbに前記セレクタを経由して書き込む手段を有することを特徴とする記憶制御装置。 - 請求項1記載の記憶制御装置において、
前記プロセッサは、キャッシュアドレスaのデータをキャッシュアドレスbにコピーするキャッシュ間コピーを実行するため、キャッシュアドレスaからキャッシュアドレスbへのコピーを指示するコマンドを前記セレクタに対して指示する手段を有し、
前記セレクタは、前記プロセッサからの指示に応じてキャッシュアドレスaからデータを読み出し該読み出したデータをキャッシュアドレスbへ転送する手段を有することを特徴とする記憶制御装置。
Priority Applications (1)
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JP2004020685A JP4173110B2 (ja) | 2004-01-29 | 2004-01-29 | 記憶装置システム |
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JP2004020685A JP4173110B2 (ja) | 2004-01-29 | 2004-01-29 | 記憶装置システム |
Related Parent Applications (1)
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Related Child Applications (1)
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ID=32768136
Family Applications (1)
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JP2004020685A Expired - Lifetime JP4173110B2 (ja) | 2004-01-29 | 2004-01-29 | 記憶装置システム |
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Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
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JP2007219809A (ja) * | 2006-02-16 | 2007-08-30 | Nec Corp | データ記憶システム、データ記憶方法、データ記憶プログラム |
KR100861896B1 (ko) * | 2005-04-28 | 2008-10-09 | 엔이씨 일렉트로닉스 가부시키가이샤 | 데이터 프로세싱 장치 및 데이터 프로세싱 방법 |
WO2014009994A1 (en) | 2012-07-10 | 2014-01-16 | Hitachi, Ltd. | Disk subsystem and method for controlling memory access |
-
2004
- 2004-01-29 JP JP2004020685A patent/JP4173110B2/ja not_active Expired - Lifetime
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Publication number | Priority date | Publication date | Assignee | Title |
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KR100861896B1 (ko) * | 2005-04-28 | 2008-10-09 | 엔이씨 일렉트로닉스 가부시키가이샤 | 데이터 프로세싱 장치 및 데이터 프로세싱 방법 |
JP2007219809A (ja) * | 2006-02-16 | 2007-08-30 | Nec Corp | データ記憶システム、データ記憶方法、データ記憶プログラム |
WO2014009994A1 (en) | 2012-07-10 | 2014-01-16 | Hitachi, Ltd. | Disk subsystem and method for controlling memory access |
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