JP4173110B2 - 記憶装置システム - Google Patents
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Claims (6)
- 記憶装置システムであって、
複数の記憶装置、及び
前記複数の記憶装置と接続される第1のプロセッサと、
中央処理装置と接続される第2のプロセッサと、
前記記憶装置システムを制御するための制御情報を格納する共有メモリ群と、
前記共有メモリ群へのアクセス要求に従い前記共有メモリ群における格納先を選択してデータを出力する第1の接続機構と第2の接続機構と
を備え、
前記第1のプロセッサは前記第1の接続機構と接続され、
前記第2のプロセッサは前記第2の接続機構と接続され、
前記第1の接続機構は前記共有メモリ群と接続され、
前記第2の接続機構は前記共有メモリ群と接続され、
前記共有メモリ群は、ペアをなす少なくとも2つの共有メモリからなり、一方の共有メモリにマスタメモリ領域を有し、他方の共有メモリにスレーブメモリ領域を有し、各々のメモリ内部にアクセス回路が設けられ、
前記第1の接続機構と前記第2の接続機構は、前記第2のプロセッサから前記一方の共有メモリの前記マスタメモリ領域及び前記他方の共有メモリのスレーブメモリ領域へ同一データをライト処理するときに、前記第2のプロセッサからアドレスとライトコマンドとライトデータを受領し、前記一方の共有メモリの前記マスタメモリ領域に対して前記アドレスと前記ライトコマンドと前記ライトデータを送信し、前記他方の共有メモリのスレーブメモリ領域に対して前記アドレスと前記ライトコマンドと前記ライトデータを送信する手段を有し、
前記一方の共有メモリのアクセス回路は、前記ライトデータを前記アドレスへ書き込む手段を有し、
前記他方の共有メモリのアクセス回路は、前記ライトデータを前記アドレスへ書き込む手段を有する
ことを特徴とする記憶装置システム。 - 請求項1に記載の記憶装置システムであって、
前記共有メモリはマスタメモリ領域とスレーブメモリ領域とを有する
ことを特徴とする記憶装置システム。 - 記憶装置システムであって、
複数の記憶装置、及び
前記複数の記憶装置と接続される第1のプロセッサと、
中央処理装置と接続される第2のプロセッサと、
前記記憶装置システムを制御するための制御情報を格納する共有メモリ群と、
前記共有メモリ群へのアクセス要求に従い前記共有メモリ群における格納先を選択してデータを出力する第1の接続機構と第2の接続機構と
を備え、
前記第1のプロセッサは前記第1の接続機構と接続され、
前記第2のプロセッサは前記第2の接続機構と接続され、
前記第1の接続機構は前記共有メモリ群と接続され、
前記第2の接続機構は前記共有メモリ群と接続され、
前記共有メモリ群は、ペアをなす少なくとも2つの共有メモリからなり、一方の共有メモリにマスタメモリ領域を有し、他方の共有メモリにスレーブメモリ領域を有し、各々のメモリ内部にアクセス回路が設けられ、
前記第1の接続機構と前記第2の接続機構は、前記第2のプロセッサから前記共有メモリへのリード処理時に、前記第2のプロセッサからアドレスとリードコマンドを受領し、ペアを形成する前記共有メモリの両方に対して前記アドレスと前記リードコマンドを送信する手段を有し、
前記一方の共有メモリのアクセス回路は、リードデータを前記アドレスから読み出し前記第1又は第2の接続機構へ転送する手段を有し、
前記他方の共有メモリのアクセス回路は、リードデータを前記アドレスから読み出し前記第1又は第2の接続機構へ転送する手段を有し、
前記第1及び第2の接続機構は、前記一方の共有メモリ及び前記他方の共有メモリから受領した前記リードデータを比較する比較手段と、前記比較手段にて前記リードデータが一致した場合に前記リードデータを前記第2のプロセッサへ送信する手段を有する
ことを特徴とする記憶装置システム。 - 請求項3に記載の記憶装置システムであって、
前記共有メモリはマスタメモリ領域とスレーブメモリ領域とを有する
ことを特徴とする記憶装置システム。 - 記憶装置システムであって、
複数の記憶装置、及び
前記複数の記憶装置と接続される第1のプロセッサと、
中央処理装置と接続される第2のプロセッサと、
前記記憶装置システムを制御するための制御情報を格納する共有メモリ群と、
前記共有メモリ群へのアクセス要求に従い前記共有メモリ群における格納先を選択してデータを出力する第1の接続機構と第2の接続機構と
を備え、
前記第1のプロセッサは前記第1の接続機構と接続され、
前記第2のプロセッサは前記第2の接続機構と接続され、
前記第1の接続機構は前記共有メモリ群と接続され、
前記第2の接続機構は前記共有メモリ群と接続され、
前記共有メモリ群は、ペアをなす少なくとも2つの共有メモリからなり、一方の共有メモリにマスタメモリ領域を有し、他方の共有メモリにスレーブメモリ領域を有し、各々の共有メモリ内部にアクセス回路が設けられ、
前記第1の接続機構と前記第2の接続機構は、前記第2のプロセッサから前記共有メモリへのライト処理時に、前記第2のプロセッサからアドレスとライトコマンドとライトデータを受領し、ペアを形成する前記共有メモリのうちの前記一方の共有メモリに対して前記アドレスと前記ライトコマンドと前記ライトデータを送信する手段を有し、
前記一方の共有メモリのアクセス回路は、ライトデータを前記アドレスへ書き込む手段と、前記他方の共有メモリに共有メモリ間パスを介して前記アドレスと前記ライトコマンドと前記ライトデータを送信する手段を有し、
前記他方の共有メモリのアクセス回路は、前記共有メモリ間パスから受領した前記アドレスに前記ライトデータを書き込む手段と、前記一方の共有メモリに対して書き込みの完了報告を送信する手段を有し、
前記一方の共有メモリのアクセス回路は、前記他方の共有メモリから完了報告を受領する手段を有する
ことを特徴とする記憶装置システム。 - 記憶装置システムであって、
複数の記憶装置、及び
前記複数の記憶装置と接続される第1のプロセッサと、
中央処理装置と接続される第2のプロセッサと、
前記記憶装置システムを制御するための制御情報を格納する共有メモリ群と、
前記共有メモリ群へのアクセス要求に従い前記共有メモリ群における格納先を選択してデータを出力する第1の接続機構と第2の接続機構と
を備え、
前記第1のプロセッサは前記第1の接続機構と接続され、
前記第2のプロセッサは前記第2の接続機構と接続され、
前記第1の接続機構は前記共有メモリ群と接続され、
前記第2の接続機構は前記共有メモリ群と接続され、
前記共有メモリ群は、ペアをなす少なくとも2つの共有メモリからなり、一方の共有メモリにマスタメモリ領域を有し、他方の共有メモリにスレーブメモリ領域を有し、各々の共有メモリ内部にアクセス回路が設けられ、
前記第1の接続機構と前記第2の接続機構は、前記第1又は第2のプロセッサから前記共有メモリへのリード処理時に、前記第1又は第2のプロセッサからアドレスとリードコマンドを受領し、ペアを形成する前記共有メモリのうちマスタメモリ領域を有する前記一方の共有メモリに対して前記アドレスと前記リードコマンドを送信する手段を有し、
前記一方の共有メモリのアクセス回路は、リードデータを前記アドレスから読み出す手段と、前記他方の共有メモリに共有メモリ間パスを介して前記アドレスと前記リードコマンドを送信する手段を有し、
前記他方の共有メモリのアクセス回路は、前記共有メモリ間パスから受領したアドレスからデータを読み出す手段と、前記一方の共有メモリに読み出したデータを転送する手段を有し、
前記一方の共有メモリのアクセス回路は、当該一方の共有メモリから読み出したリードデータと前記他方の共有メモリから受領したリードデータを比較する比較手段と、前記比較手段にて前記リードデータが一致した場合に前記第1又は第2の接続機構へ前記リードデータの転送と終了報告の送信を行う手段を有する
ことを特徴とする記憶装置システム。
Priority Applications (1)
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JP2004020685A JP4173110B2 (ja) | 2004-01-29 | 2004-01-29 | 記憶装置システム |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004020685A JP4173110B2 (ja) | 2004-01-29 | 2004-01-29 | 記憶装置システム |
Related Parent Applications (1)
Application Number | Title | Priority Date | Filing Date |
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Related Child Applications (1)
Application Number | Title | Priority Date | Filing Date |
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JP2005128856A Division JP4179303B2 (ja) | 2005-04-27 | 2005-04-27 | 記憶装置システム |
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JP2004185640A5 JP2004185640A5 (ja) | 2005-09-02 |
JP4173110B2 true JP4173110B2 (ja) | 2008-10-29 |
Family
ID=32768136
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
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JP2004020685A Expired - Lifetime JP4173110B2 (ja) | 2004-01-29 | 2004-01-29 | 記憶装置システム |
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JP4997784B2 (ja) * | 2006-02-16 | 2012-08-08 | 日本電気株式会社 | データ記憶システム、データ記憶方法、データ記憶プログラム |
US20140019678A1 (en) | 2012-07-10 | 2014-01-16 | Hitachi, Ltd. | Disk subsystem and method for controlling memory access |
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2004
- 2004-01-29 JP JP2004020685A patent/JP4173110B2/ja not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
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JP2004185640A (ja) | 2004-07-02 |
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