JPH0642238B2 - デ−タ処理システム - Google Patents

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は複数の知能端末がメモリを共有するようなデー
タ処理システムに関する。

［従来技術］ 共通のメモリを使用する多重プロセツサシステムでは、
通常、高速のＩＢＭシステム／３７０プロセツサ（たと
えば３０８１）のような単一の逐次的の制御装置が用い
られている。プロセツサはデータの要求を受け取ると、
メモリの内容を探索して要求されたデータがそこに記憶
されているかどうかを見て、もしそこにないときは、外
部記憶装置（たとえばデイスク）から１次メモリへデー
タを転送するよう要求する。異なる端末から複数の要求
を受け取つたときは、逐次式の制御装置は各要求を順次
に処理しなければならない。

［発明が解決しようとする問題点］ したがつてこのようなシステムは非常に高速のプロセツ
サを使用しなければならず、必然的にそのコストは極端
に増加する。あるいは代わりに安価で低速なプロセツサ
を用いれば、メモリアクセスに多大な時間を要する。

本発明はこの問題点を解決すること、すなわち安価にか
つ効率良くメモリを制御できるデータ処理システムを提
供することにある。

［問題点を解決するための手段］ 本発明は、少なくとも１つの知能端末と、データを記憶
するメモリと、知能端末からの要求に基づいて少なくと
も１つのメモリ制御機能を遂行する制御手段と、を含む
データ処理システムであつて、 この制御手段が複数の制御部を有し、各々の制御部がメ
モリの各領域に対してそれぞれにメモリ制御機能を遂行
することを特徴とするデータ処理システムである。

こうしてメモリの制御を単一の制御装置で逐次的に遂行
するのではなく、複数の制御部（実施例ではマイクロプ
ロセツサ）が同時的に遂行することにより安価にかつ効
率よくメモリを制御することができる。

［実施例］ 第１図は本発明を利用できるデータ処理システムの構成
を示す図である。データ処理システムは複数の知能端末
１０（図では単にＣＰＵと記す）を有する。これらの知
能端末１０はスイツチ１２の各ポートに接続される。各
知能端末は、たとえばＩＢＭ ＰＣのようなパーソナル
コンピユータでもよい。知能端末１０はそれぞれ写像部
１４を介してスイツチ１２に接続される。写像部１４は
単にアドレス変換のために具備されるものである。

スイツチ１２のポートには様々な装置および様々な回路
を接続できる。たとえば、プリントサーバ１６、フアイ
ルサーバ１８、メモリ２０、共有のメインフレーム２２
等である。さらにスイツチ１２のポートの１つにネツト
ワークゲートウエイ２４を接続することもできる。

スイツチ１２は好適には任意のポート間を選択的に接続
できる非閉塞型のスイツチである。こうして知能端末１
０はどれでもプリントサーバ１６、フアイルサーバ１
８、またはメインフレーム２２（たとえばＩＢＭシステ
ム／３７０）をアクセスできる。知能端末１０はスイツ
チ１２を介して互いに通信することもできる。互いにお
よび周辺装置と頻繁に通信する知能端末１０が第１図の
スイツチ１２に接続されている。めつたに通信を行わな
い別の知能端末（図示せず）はネツトワークゲートウエ
イ２４を介して第１図に示される知能端末１０と通信す
る。ニツトワークゲートウエイ２４はローカルエリアネ
ツトワークへの接続部であつたり、別の知能端末群が接
続される第２のスイツチの接続部であることもある。

本実施例に従つた記憶装置２０の設計および動作につい
て説明する。記憶装置２０は、１次メモリ２６（たとえ
ばＲＡＭ）、２次メモリ２８（たとえばデイスク記憶装
置）、および制御装置３０を含むことができる。１次メ
モリ２６はページ形式またはセグメント形式のメモリで
もよい。本実施例によるメモリのアドレス指定の制御を
経済的で効率が良い。通常のシステムでは、メモリの制
御に必要な機能を実現するには、メモリマツプおよびハ
ツシングテーブル（またはいずれか一方）を用いる、高
速の逐次的な機械が使用される。つまり、従来この機能
は、共有された記憶装置の様々なページの状況が記憶さ
れた局所テーブルを用いて１つまたは全ての知能端末１
０で遂行されていた。本実施例は、所望のメモリの制御
を実現するために単一の高速の逐次的な機械を用いるの
ではなく、複数のマイクロプロセツサを用いる。

第２図は共有記憶装置１２０を制御するための多重マイ
クロプロセツサシステムの１構成例を示す図である。ア
プリケーシヨンプロセツサてあるＣＰＵ１１０は第１図
の知能端末１０に対応し、スイツチ１１２は第１図のス
イツチ１２に対応し、共有記憶装置（以下ＳＣＳとい
う）１２０は第１図の１次メモリ２６および２次メモリ
２８に対応し、記憶装置制御機構（以下ＳＣＦという）
１３０は第１図の制御装置３０に対応するものである。
ＳＣＦ１３０は、ＳＣＳ１２０の内容に関するデイレク
トリイの保持、データ転送の指令発行等の様々な記憶装
置制御機能を遂行する。

第３図は多重マイクロプロセツサメモリ制御システムの
好適な構成例を示す図である。ＳＣＳ１２０は１次メモ
リ１２６と２次メモリ１２８を含むことができる。通常
のメモリコントローラ１３２はＳＣＦ１３０と通信しな
がら、１次メモリ１２６と２次メモリ１２８との間のデ
ータ転送を制御できる。

ＳＣＦ１３０はマイクロプロセツサのアレイ１３４と制
御プロセツサ１３６を含むことができる。アレイ１３４
のマイクロプロセツサは、たとえば、ザイログ社のＺ８
０、またはインテル社の８０８６でよい。制御プロセツ
サ１３６もインテル社の８０８６マイクロプロセツサで
よい。もちろん他のマイクロプロセツサを用いることも
できる。

好適には、１次メモリ１２６は複数の領域に分かれてい
るページ形式のメモリである。（各領域は複数ページか
ら成る）。アレイ１３４の各マイクロプロセツサは１次
メモリ１２６のこれらの各領域に割り当てられている。
アレイ１３４においてはマイクロプロセツサを複数個接
続することができる。一般的には、マイクロプロセツサ
（μＰ）は第４Ａ図および第４Ｂ図のように配列でき
る。各マイクロプロセツサは通信ポートすなわちチヤネ
ル１３３を介して４つの隣接したマイクロプロセツサに
接続される。各マイクロプロセツサは、さらに、共通の
バス１３５が接続されているので、制御プロセツサ１３
６と通信できる。各マイクロプロセツサはバスアービタ
を有する２重ポート式の局所メモリ（例ばＲ／Ｗポート
とＲＯポートのもの、又はＲ／Ｗポートが２つのもの）
を含む。

アレイ１３４の各マイクロプロセツサはそれに割り当て
られた１次メモリ１２６の領域に関する状況を各自の局
所記憶部（すなわちデイレレトリ）に保持する。したが
つて、共有記憶装置の全体を制御しなければならないで
あろう逐次的な制御に比べて、さらに高速でしかも一定
の時間で応答できる。ＣＰＵ１１０が発するデータの要
求は全てアレイ１３４へ送られる。そうしてアレイ１３
４は要求されたデータが記録されているところのアドレ
ス（一次メモリ１２６の）をみつけてそれをＣＰＵ１１
０へ返送する。こうしてＣＰＵ１１０はスイツチ１１２
を介して１次メモリ１２６を直接アクセスできる。要求
されたデータが１次メモリ１２６にないときは、アレイ
１３４のマイクロプロセツサはメモリ・コントローラ１
３２へ指令を送つて、要求されたデータを２次メモリ１
２８から１次メモリ１２６へ転送させる。この転送が完
了したことを示す信号がアレイ１３４のマイクロプロセ
ツサに返つてくると、新しくデータが転送されたところ
のアドレス（１次メモリ１２６の）がＣＰＵ１１０へ送
られる。

次に第５図ないし第７図を参照して本実施例の動作を説
明する。第５図に示すように、制御プロセツサ１３５は
スイツチ１１２、アレイ１３４、およびメモリコントロ
ーラ１３２相互間のメツセージ転送のインターフエース
として働く。メモリコントローラ１３２またはスイツチ
１１２からのメツセージはアレイ１３４へ送られ、アレ
イ１３４からのメツセージは必要に応じてスイツチ１１
２またはメモリコントローラ１３２へ送られる。

第６Ａ図を参照してアレイ１３４の動作を説明する。或
るＣＰＵ１１０がデータを要求すると、その要求はスイ
ツチ１１２を介して制御プロセツサ１３６へ接続され
る。制御プロセツサ１３６は要求されたアドレス（仮想
アドレス）をハツシングすることによつてアレイ１３４
のマイクロプロセツサを特定してそこへ要求を送る。こ
のマイクロプロセツサが、ステツプ２００で、受け取つ
たメツセージはＣＰＵ１１０からのデータ要求であると
判断し、自身のデイレクトリを調べて、要求されたデー
タが、自身に割り当てられた領域（１次メモリ１２６
の）に記憶されているかどうかをみる。要求されたデー
タが１次メモリ１２６に記憶されているときは、そのマ
イクロプロセツサは、ステツプ２０２で、そのデータが
記憶されているところのアドレス（実アドレス）をもと
のＣＰＵ１１０へ返す（制御プロセツサ１３６およびス
イツチ１１２を介して）。こうしてＣＰＵ１１０はスイ
ツチ１１２を介して１次メモリ１２６を直接アクセスす
ることができる。

ところで要求されたデータがデイレクトリにリストされ
ていない時は、マイクロプロセツサは自身に割り当てら
れた領域（１次メモリ１２６の）に、要求されたデータ
を記憶するだけの余裕が十分にあるかどうかを判断す
る。十分な余裕があれば、マイクロプロセツサはメモリ
コントローラ１３２へ指令を送つて、２次メモリ１２８
から１次メモリ１２６の所望のアドレスのところにデー
タを転送させる。ここで流れ図Ａに戻る。メモリコント
ローラ１３２によつてこのデータ転送が完了するとすぐ
にその事実を示す信号が制御プロセツサ１３６を介して
所望のマイクロプロセツサに送られる。こうしてマイク
ロプロセツサは、ステツプ２０４でデータ転送が完了し
たと判断する。新しくデータが転送されたところのアド
レス（１次メモリ１２６の）がもとのＣＰＵ１１０へ送
られる。

要求されたデータが１次メモリ１２６になく、マイクロ
プロセツサがステツプ２０６で、自身に割り当てられた
領域に要求されたデータを記憶するだけの余裕がないと
判断したときは、マイクロプロセツサは現にある１次メ
モリ１２６の内容の一部を２次メモリ１２８に転送して
余裕を作り出すか、または別のところの領域を使う。た
いていは後者の方法が優先する。そこでマイクロプロセ
ツサは、ステツプ２０７で、チヤネル１３３を介して隣
接するマイクロプロセツサに或る要求を送る。これは隣
接するマイクロプロセツサに割り当てられている領域
（１次メモリ１２６の）を借りるための交渉を要求する
ものである。以下この要求のことを借用要求と呼ぶこと
する。マイクロプロセツサが、借用要求に対する応答を
隣接したマイクロプロセツサから受け取ると、当該マイ
クロプロセツサは、応答したマイクロプロセツサがそこ
に割り当てられている領域に余裕を持つているかどうか
を判断する。当該マイクロプロセツサに割り当てられた
領域の中で空いているところ（しかしながらこの余裕は
データを記憶するには十分でない）と、隣接のマイクロ
プロセツサに割り当てられた領域から借りた部分とで、
要求されたデータを記憶するに十分な容量になれば、借
用要求は成功であるとみなされ、当該マイクロプロセツ
サは、２次メモリ１２８から１次メモリ１２６へ所望の
データを転送させるための要求を、メモリコントローラ
１３２へ送る。こうして流れ図は第６Ａ図のＡに戻つ
て、当該マイクロプロセツサは、データ転送が完了した
ことを示す信号がメモリコントローラ１３２から送られ
てくるのを待つ。

借用要求が不成功のときは、当該マイクロプロセツサは
１次メモリ１２６で現に記憶している内容の一部分を、
２次メモリ１２８へ転送して、要求されたデータのため
に新たな余裕を作り出す。当該マイクロプロセツサはス
テツプ２０８で２次メモリ１２８へ転送すべき部分を決
定する。このような領域の一部（ページ形式ならばペー
ジ）の追出しは、たとえばＬＲＵアルゴリズムのような
よく知られた判断基準に基づいて実行できる（ここでは
メモリの形式をたとえばページ形式と仮定して、各マイ
クロプロセツサに割り当てられている領域において、こ
の追出しの単位である領域の一部のことを以下ページと
記して説明することにする）。しかしながら当該マイク
ロプロセツサはページの追出しを単純には実行できな
い。というのは、追出すべきページを、別のＣＰＵ１１
０がスイツチ１１２を介して現に直接アクセスしている
ことがあるからである。そこで、当該マイクロプロセツ
サは追い出すべきページを決定した場合、現にそのペー
ジをアクセスしているＣＰＵ１１０へ然るべき信号を送
つて、そのページが１次メモリ１２６から追い出される
ページであることを知らせる。こうして流れ図は第６Ａ
図のＡに戻つて、当該マイクロプロセツサはそのＣＰＵ
１１０からの肯定応答を待つ。肯定応答を受け取ればス
テツプ２１０へ進み、当該マイクロプロセツサはメモリ
コントローラ１３２へデータ転送の指令を送つて、追い
出すべきデータを１次メモリ１２６から２次メモリ１２
８へ転送させ、要求された新しいデータを２次メモリ１
２８から１次メモリの適切なアドレスのところへ転送さ
せる。こうして流れ図はＡに戻つて当該マイクロプロセ
ツサはメモリコントローラ１３２から、データの転送が
完了したことを示す信号が送られてくるのを待つ。この
信号が送られてくれば、要求されたデータが転送された
ところの１次メモリ１２６の新しいアドレスが、メモリ
コントローラ１３２およびスイツチ１１２を介してＣＰ
Ｕ１１０に返つてくる。

メモリコントローラ１３２の機能は、データ転送要求を
処理することおよびそのデータ転送が完了したことを示
す信号を制御プロセツサ１３６（したがつてアレイ１３
４のマイクロプロセツサ）へ返すことだけである。第７
図にメモリコントローラ１３２の動作を表わす流れ図を
示す。メモリコントローラ１３２は通常の高速のデイス
クコントローラでもよい。

前にも説明したように、アレイ１３４においてデータの
要求を制御すべきマイクロプロセツサを決めるのに制御
プロセツサ１３６は好適にはハツシングを遂行する。し
かしながらハツシングが実用的でないときは、同報通信
アルゴリズムを用いることもできる。

以下、ハツシング機能を用いる場合の動作をハツシング
オペレーシヨン、同報通信アルゴリズムを用いる場合の
動作を同報通信オペレーシヨンのように言う。

同報通信オペレーシヨンの場合の流れ図はこれから説明
する追加されるステツプ以外は、第５図、第６Ａ図、第
６Ｂ図、および第７図と同じである。以下変更部分を説
明する。第１の変更点は第５図の制御プロセツサ１３２
の動作の流れ図においてステツプ２１２とステツプ２１
４の間に第８図に示すステツプを追加することである。
第５図のステツプ２１２では、制御プロセツサ１３６は
メツセージをどこから受け取つたかを判断する。制御プ
ロセツサ１３６がＣＰＵ１１０の１つからメツセージを
受け取つた場合、制御プロセツサ１３６は、そのメツセ
ージをどのマイクロプロセツサ（アレイ１３４の）に送
ればよいのかがわからない（ハツシング機能があるとき
は要求されたアドレスをハツシングすることでマイクロ
プロセツサを特定できる）。そこで制御プロセツサ１３
６は第５図のステツプ２１２と２１４の間で第８図に示
すステツプを遂行する。すなわち、制御プロセツサ１３
６は要求されたページの番号を全てのマイクロプロセツ
サに同報通信して（共通のバス１３５を介して）、その
ページ番号を管理する特定のマイクロプロセツサからこ
の同報通信に対する応答が返つてくるのを待つ。この際
の各マイクロプロセツサの動作は第６Ａ図のステツプ２
００とこれから説明するもう１つの変更点である第９図
のステツプである。第６図のステツプ２００で、各マイ
クロプロセツサはどこからどんなメツセージが送られて
きたかを調べる。したがつてこのステツプでは、そのメ
ツセージがページ番号の同報通信であるときもそれを検
知できる。ページ番号が同報通信されると、各マイクロ
プロセツサはそのページが自分の管理するものであるか
どうかを検査して、もしそうであるときは、そのことを
示す応答を制御プロセツサ１３６へ返す。そうして流れ
図は第６Ａ図のＡに戻る。以上が第９図のステツプであ
る。こうして要求されたページを管理するマイクロプロ
セツサからその管理者であることを示す応答を制御プロ
セツサ１３６が受け取ると、制御プロセツサ１３６の動
作のステツプは第８図から第５図のステツプ２１４へ進
む。

制御プロセツサ１３６が全マイクロプロセツサにページ
番号を同報通信した後（第８図のステツプ）第５図のは
じめに戻りそのページの担当者（マイクロプロセツサ）
からの肯定応答を待つことは、同報通信オペレーシヨン
の場合の動作である。担当マイクロプロセツサから肯定
応答を受け取ればステツプ２１２で、マイクロプロセツ
サからメツセージが来たと検知されて、ステツプ２１３
へ進む。

ところで同報通信オペレーシヨンでは第８図のステツプ
が追加されるので、データの要求の処理にはそれだけ時
間がかかる。したがつて制御プロセツサ１３６にマイク
ロプロセツサからの即答を待たせるによつて担当マイク
ロプロセツサの決定を優先させることが望ましいであろ
う。さらに、アレイ１３４の各マイクロプロセツサが制
御プロセツサ１３６からページ番号が同報通信されてき
たと検知したとき、各マイクロプロセツサにその優先度
を認識させて、直ちに応答させるか、または他のマイク
ロプロセツサが応答するまでは別の信号を共通のバス１
３５に出すのを差し控えるようにすることが望ましいで
あろう。

同報通信オペレーシヨンの場合、要求されたページを管
理することを示す応答がどのマイクロプロセツサからも
返つてこないときは、制御プロセツサ１３６は新しいペ
ージが必要であるとわかる。こうした場合、制御プロセ
ツサ１３６はアレイ１３４の全マイクロプロセツサに新
しいページを要求するメツセージ（以下新ページ要求と
いう）を同報通信する。使用可能なページを有するマイ
クロプロセツサは全て、共通のバス１３５を介してその
ページの識別番号（ページ番号）を返す。使用可能なペ
ージを有するマイクロプロセツサが複数ある場合は、制
御プロセツサ１３６は適切なアルゴリズムを用いて使用
可能なページの１つを最少の時間で選択する。メモリに
一時に１ページ分のコピーしか存在しないときは、１つ
のマイクロプロセツサしか応答しないので、制御プロセ
ツサ１３６はそのページをアクセスするための要求を同
報通信できる。この手法を用いればデータおよびコード
シエアリング（シノニム問題）ならびにページの２重コ
ピーも処理することができる。

アレイ１３４の特定のマイクロプロセツサにひとたびペ
ージの担当が割り当てられると、そのページを要求して
いるＣＰＵ１１０がそのページは不必要になつたと示す
までは、当該マイクロプロセツサはそのページの担当を
維持する。したがつてそれまでは、そのページに対する
要求は全て、当該マイクロプロセツサによつて肯定応答
がなされる。データを要求しているもとのＣＰＵ１１０
がそれは不必要になつたと示す前に、当該マイクロプロ
セツサがそのページを２次メモリ１２８へ追い出す必要
があるとわかつたときは、当該マイクロプロセツサはそ
の追出しの前に、もとのＣＰＵ１１０にそのことを知ら
せてやる。これはハツシングによる場合と全く同じであ
る。後続の同じデータ要求に応答して、同じマイクロプ
ロセツサがそのページの担当であると肯定応答し、メモ
リコントローラ１３２へ然るべき要求を送つてそのペー
ジを２次メモリ１２８から１次メモリ１２６に転送させ
る。これに関してもハツシングによる場合と同じであ
る。

マイクロプロセツサが或るページの担当を受諾したがそ
のページを１次メモリ１２６から追い出したときでも、
当該マイクロプロセツサが自身に割り当てられた領域
（１次メモリ１２６の）に十分な余裕がないときにその
データの要求を受け取ることができる。そうした場合
は、当該マイクロプロセツサは隣接したマイクロプロセ
ツサに割り当てられている領域の一部を借用するか、ま
たは現に自身に割り当てられた領域に記憶している内容
の一部を追い出して新しく要求されたデータのための余
裕を作り出す。前者、後者いずれも、ハツシングの場合
と全く同様に遂行される。

アレイ１３４のマイクロプロセツサの担当を決めるのに
制御プロセツサ１３６が要求されたデータのアドレスを
ハツシングするという動作（ハツシングオペレーシヨ
ン）は、通常は同報通信オペレーシヨンよりも効率が良
いであろう。しかしながら同報通信オペレーシヨンに
は、個々のマイクロプロセツサの負荷（ページ担当の負
荷）を効率良くバランスがとれるという利点がある。以
下各オペレーシヨンの特徴について説明する。ハツシン
グオペレーシヨンの場合は、アレイ１３４の各マイクロ
プロセツサには、１次メモリ１２６の各領域だけでなく
仮想アドレス空間の担当もそれぞれ割り当てられる。デ
ータの要求をする度毎に仮想アドレスがハツシングされ
て担当マイクロプロセツサが決まる。特定の記録データ
が要求されるときは常に同じマイクロプロセツサの担当
とみなされる。したがつて担当マイクロプロセツサは直
ちに決定される。以上のことからハツシングオペレーシ
ヨンは効率が良いと言えるであろう。

同報通信オペレーシヨンの場合は、データの要求は全て
マイクロプロセツサに同報通信されてから肯定応答がな
される。担当を受諾するマイクロプロセツサが全くない
ときは、制御プロセツサ１３６は新ページ要求を同報通
信として応答のあつたマイクロプロセツサの１つにその
担当を割り当てねばならない。この手法は要求されたペ
ージの担当を決めるのに少し時間がかかるが、担当に対
するマイクロプロセツサの負荷のバランスはとれる。詳
しく言えば、ハツシングオペレーシヨンの場合は特定の
ページは常に同じマイクロプロセツサが担当するのに対
し、同報通信オペレーシヨンの場合は、もとの要求の時
点におけるマイクロプロセツサの負荷に基づいて任意の
マイクロプロセツサに担当を割り当てることができるの
である。

同報通信オペレーシヨンに関する負荷バランスの特徴
は、新しいページの担当の割当てに有益というだけでな
く、以下に示すような利点もある。第１のマイクロプロ
セツサが自身のデイレクトリすなわちリストは長くなり
過ぎたとわかると、第１のマイクロプロセツサは隣接し
たマイクロプロセツサと通信して、現に自身が担当して
いるページの１つを隣接のマイクロプロセツサが分担で
きるかどうかを調べる。隣接のマイクロプロセツサのリ
ストが適当な長さであれば、そのマイクロプロセツサは
１ページ以上の担当を受諾して将来その部分の要求があ
つたときは全て肯定応答する。こうしたページ管理の分
担によつて負荷のバランスをとることは、各マイクロプ
ロセツサに対して仮想アドレス空間の担当が固定されて
いないような同報通信オペレーシヨンにおいて可能であ
る。これはハツシングオペレーシヨンでは実現できな
い。ハツシングオペレーシヨンにおいては過負荷となつ
たマイクロプロセツサは隣接のマイクロプロセツサの担
当している別の領域を借りることができるのみである。

同報通信オペレーシヨンの場合は制御プロセツサ１３６
は共通のバス１３５を介して各マイクロプロセツサと通
信できるので、厳密に言えば、マイクロプロセツサを相
互接続（チヤネル１３３）する必要はない。しかしなが
らこれまでに説明したように負荷のバランスをとること
および領域を借用することは、チヤネル１３３があれば
さらに効率良く実現できる。しかも、各マイクロプロセ
ツサに２重ポート式の局所メモリを具備できて各マイク
ロプロセツサはデイレクトリと隣接のマイクロプロセツ
サを監視することができるという利点もある。

マイクロプロセツサの相互接続によつてそれに障害が生
じた場合のバツクアツプ保護が提供できる。たとえば、
或るページ番号が全マイクロプロセツサに同報通信され
て、どこからも応答がなかつたとき、制御プロセツサ１
３６は全マイクロプロセツサに各自の隣接のマイクロプ
ロセツサのデイレクトリを調べるよう要求して、マイク
ロプロセツサが故障したわけではなく単に応答できなか
つただけであることを確認する。

第３図のところで説明したメモリコントローラ１３２を
介してＣＰＵ１１０が１次メモリ１２６と通信する構成
が幾つかあるので、メモリコントローラ１３２は物理的
にはＳＣＳ１２０の中に所在させておく。第３図に示し
た好適に構成例では、ＣＰＵ１１０がスイツチ１１２を
介して１次メモリ１２６を直接アクセスできるよう、１
次メモリ１２６は２重ポート式であつた。次に他の構成
例を第１０図および第１１図を参照して説明する。

第１０図では、制御プロセツサ１３６とメモリコントロ
ーラ１３２とを直接に接続するものはなく、スイツチ１
１２を１次メモリ１２６へ直接に接続するものもない。
第１０図の構成は第３図の構成と比壁て安価に実現でき
るが、制御プロセツサ１３６とメモリコントローラ１３
２との間の信号の受渡しは全てスイツチ１１２を介さね
ばならないので、効率はあまり良くない。

第１１図に示す構成は、１次メモリ１２６と２次メモリ
１２８との間のデータ転送もスイツチ１１２を介して行
わねばならないので、第１０図の構成よりもさに動作が
遅くなる。

前にも説明したように、１次メモリ１２６は複数のマイ
クロプロセツサが共同で管理する。したがつて１次メモ
リ１２６は、仮りに単一の制御（全ての要求を逐次的に
処理し、しかもそれ自身で共有された記憶装置全体を管
理しなければならないような制御）を用いたとしたとき
に生ずるであろうメモリアクセスの極端な遅延を伴わず
に、非常に大きくできる。これは、たとえば独立した６
４個のマイクロプロセツサを有する制御装置のシノニム
問題を考えてみれば理解できる。この場合、メモリシス
テムは仮想アドレスを与えられ、共有記憶装置の中で現
に仮想アドレスに写像されたページがあるかどうか（た
とえそれが他の識別子に基づいてもたらされたものであ
つても）が決定される。本発明に従つて共有記憶装置の
合計のページ数は、大雑把に言つて、相等しい６４個の
セツトに分けられ、各セツトはそれ専用のマイクロプロ
セツサによつて独立にかつ同時に検査される。したがつ
てこれと等価な効果を逐次的な制御で得ようとすれば、
マイクロプロセツサの６４倍の処理高速が必要である。

ところでマイクロプロセツサ間の相互接続の主な目的は
１つのマイクロプロセツサの領域に余裕がない場合に隣
接のマイクロプロセツサの領域を借りられるようにそこ
と交渉できることであるが、この相互接続のおかげて各
マイクロプロセツサはメモリ全体の応答性を落すことな
く、正確さを保証するために各自の広範囲な計算を実行
することもできる。実際この手法の主な利点はメモリの
可用性が回復、ジヤーナリング、書き戻し、事前取出し
等の際必要とされる補助的な処理に、影響されないこと
である。ＣＰＵ１１０からの要求を直列化する必要がな
いとき（たとえば持久性永続データのジヤーナリング）
は、制御プロセツサ１３６は現時点の要求を送出した直
後の別にＣＰＵ１１０からの付加的な要求を自由に処理
できる。各マイクロプロセツサはそこに割り当てられた
ページ／セグメントに関するどんな状況をも更新し、共
通のバス１３５を用いて必要なデータ転送を遂行する。
こうした更新やデータ転送に係る活動は、制御プロセツ
サ１３６、全てのＣＰＵ１１０、および他の各マイクロ
プロセツサに対しては非同期的である。

［発明の効果］ 本発明によば大量生産で実現できる同一で安価なマイク
ロプロセツサを組み合わせることによつてメモリの制御
が達成されるので、従来の逐次的な制御に比べて非常に
経済的である。これはＶＬＳＩ技術により可能となつ
た。また、たとえば６４個以上のマイクロプロセツサを
本発明で示すような構成にすることができるので、各マ
イクロプロセツサの動作は比較的遅くてもよい。この結
果、高度の冷却や電力分列網が不要になるのでその分コ
ストダウンできる。さらに、処理速度について言えば高
速であるという利点だけでなく、応答時間が一定である
という利点もある。

【図面の簡単な説明】

第１図は本発明を利用できるデータ処理システムの構成
を示すブロツク図、第２図は実施例を説明するためのブ
ロツク図、第３図は好適な実施例の１構成例を示すブロ
ツク図、第４Ａ図はマイクロプロセツサの相互接続の様
子を示すブロツク図、第４Ｂ図はマイクロプロセツサの
相互接続およびマイクロプロセツサと制御プロセツサと
の接続の様子を示すブロツク図、第５図は制御プロセツ
サの動作を説明する流れ図、第６Ａ図および第６Ｂ図は
各マイクロプロセツサの動作を説明する流れ図、第７図
はメモリコントローラの動作を説明する流れ図、第８図
および第９図は同報通信オペレーシヨンの場合に、第５
図ならびに第６Ａ図および第６Ｂ図のそれぞれに追加す
べきステツプを示す流れ図、第１０図および第１１図は
第３図に示す構成例と異なる他の構成例を示すブロツク
図である。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 ユージン．シエーピロ アメリカ合衆国コネチカツト州スタンフオ ード、ウエスト．ハヴイランド．レーン 138番地 (56)参考文献 特開 昭57−105055（ＪＰ，Ａ)

Claims (1)

【特許請求の範囲】
1. 【請求項１】少なくとも１つの知能端末と、データを記
   憶するメモリと、前記知能端末からのデータ要求に基づ
   いて少なくとも１つのメモリ制御機能を遂行する制御手
   段と、を含むデータ処理システムであって、前記制御手
   段は、 前記データ要求に基づいて少なくとも１つのメモリ制御
   機能を遂行するための、お互いに通信するためにアレイ
   状に相互接続された、その各々が前記メモリの各領域に
   関して制御機能を遂行する、複数のマイクロプロセッサ
   と、 前記少なくとも１つの知能端末からのデータ要求に応じ
   て前記マイクロプロセッサのうちのいずれか１つが該要
   求されたデータに対して責任を有するかを決定し、該マ
   イクロプロセッサに前記データ要求を転送する、制御プ
   ロセッサと を有することを特徴とするデータ処理システム。