JPH01111252A - データ転送制御方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は情報処理システムに利用する。本発明はデータ
転送制御方式に関し、特にメモリの分散配置に関する。

〔概要〕

本発明は情報処理システムのデータ転送制御方式におい
て、 バスに接続される各入出力制御アダプタ内にメモリと二
つの内部バスを備えることにより、バス使用権獲得待ち
時間を減少させ、メモリコントロール部故障時における
システムダウンの頻度を少なくするようにしたものであ
る。

〔従来の技術〕

従来、バスを介して中央処理装置と入出力制御アダプタ
が接続されているシステムにおいては、データ記憶部と
してメインメモリが必ずバスに接続されており、中央処
理装置および入出力制御アダプタはバスの使用権を獲得
した後メインメモリとの間でデータ転送を行うのが一般
的であった。

第６図は従来例データ転送制御方式の構成を示すブロッ
ク図であるが、一つの中央処理装置１５と、二つの入出
力制御アダプタ１６および１７とメインメモリ１８がバ
ス２１を介して接続され、入出力制御アダプタ１６およ
び１７にはデバイスインターフェースバス２２および２
３を介してデバイス１９および２０が接続されている。

このような従来例で中央処理装置１５および入出力制御
アダプタ１６および１７がメインメモリ１８との間でデ
ータ転送を行う場合にはバス２１の使用権をめぐり競合
が発生し、例えば入出力制御アダプタ１６がバス２１を
使用中であって、かつ中央処理装置１５または入出力制
御アダプタ１７がメモリアクセスを行おうとしていたと
きに、中央処理装置１５または入出力制御アダプタ１７
は入出力制御アダプタ１６のバス２１の使用まで待たさ
れることになっていた。

さらにメインメモリ１８にはメモリコントロール部２４
が一つ存在するが、このメモリコントロール部２４が故
障したときにはシステム全体をダウンさせなければなら
なかった。

〔発明が解決しようとする問題点〕

上述した従来のバスを介して中央処理装置、入出力制御
アダプタおよびメインメモリが接続されているシステム
では、外部記憶装置以外のデータ記憶部としての位置を
メインメモリが占める割合が相当布いために、接続され
ているバスの使用率も高く、メモリアクセス時間以外に
バス使用権獲得待ち時間が大きくそのために能率を悪く
し、また、メインメモリのコントロール部が故障した場
合にはシステム全体をダウンさせなければならない欠点
があった。

本発明はこのような問題を解決して、バス使用権獲得待
ち時間を減少させ、メモリコントロール部が故障したと
きもシステムダウンの頻度を少なくすることができる制
御方式を提供することを目的とする。

〔問題点を解決するための手段〕

本発明は、中央処理装置と、この中央処理装置に接続さ
れた外部バスと、この外部バスに接続された複数の入出
力制御アダプタとを備え、この入出力制御アダプタは、
インターフェースを介してそれぞれ接続されるデバイス
のデータ転送を制御する入出力制御部を備えたデータ転
送制御方式において、上記入出力制御アダプタは、それ
ぞれ、上記外部バスに接続された内部バス切替部と、こ
の内部バス切替部に接続された第一の内部バスおよび第
二の内部バスと、この第一の内部バスに接続されたメモ
リコントロール部と、このメモリコントロール部に接続
されたメモリとを備え、上記第二内部バスがそれぞれ上
記人出力制御部および上記メモリに接続されたことを特
徴とする。

複数の入出力制御アダプタに設けられたメモリは、その
アドレスが互いに連続するアドレスであることが好まし
い。

〔作用〕

外部バスに接続する複数の入出力制御アダプタに各々備
えられたメモリがメモリコントロール部の制御によって
転送データを記憶する。

データの転送にあたっては内部バス切替部は、メモリコ
ントロール部が故障していないときには第一の内部バス
を選択し、メモリコントロール部が故障したときおよび
メモリを経由せずに直接外部バスとの間でデータを転送
するときには第二の内部バスを選択して外部バスと接続
する。

このように各入出力制御アダプタが二つの内部バスを状
況に応じて切替え使用することによりバス使用権獲得待
ち時間を減少させ、メモリコントロール部故障時のシス
テムダウンの頻度を少なくする。

各入出力制御アダプタに備えられたメモリのアドレスが
連続する構成の場合には、中央処理装置の制御は、外部
バスにひとつのメインメモリが接続されている場合と同
様の制御を行い、メモリが分散されていることを意識す
る必要がなくなる。

〔実施例〕

次に、本発明実施例について図面を参照して説明する。

第１図は本発明の実施例を示すブロック構成図である。

本発明実施例は、中央処理装置１と、入出力制御アダプ
タ２および３と、デバイス４および５と、外部バス６と
、デバイスインターフェースバス７および８とにより構
成される。

第２図は人出力制御アダプタ２内部の詳細ブロック構成
図である。入出力制御アダプタ２は、内部バス切替部９
と、第一の内部バス１０と、第二の内部バス１１と、メ
モリコントロール部１２と、メモリ１３と、入出力制御
部１４とにより構成される。第１図における入出力制御
アダプタ３も同様の構成である。

入出力制御アダプタ２および３の内部のメモリ１３は互
いに連続したメモリアドレスを有しており、中央処理装
置１によりメインメモリを備えた従来例の構成と同様に
制御することができる。

本発明はこのような構成をもつことにより、そのデータ
転送パターンは次の三つに分類することができる。第一
のパターンは第３図に示すように中央処理装置１と入出
力制御アダプタ２内のメモリ１３の間でデータ転送を行
う場合である。中央処理装置１がバス６の使用権を獲得
すると、バス６と入出力制御アダプタ２内の内部バス切
替部９、第一の内部ハス１０およびメモリコントロール
部１２を介してメモリ１３との間でデータ転送を行う。

第二のパターンは第４図に示すようにデバイス４と入出
力制御アダプタ２のメモリ１３の間でデータ転送する場
合である。人出力制御アダプタ２のメモリ１３からデバ
イス４へのデータ転送と、デバイス４から入出力制御ア
ダプタ２のメモリ１３へのデータ転送のどちらの方向の
転送も同一ルートで人出力制御アダプタ２内の入出力制
御部１４とデバイスインターフェースバス７を介してデ
ータ転送を行う。

第三のパターンは第５図に示すようにデバイス４と、入
出力制御アダプタ３のメモリ１３との間でデータ転送す
る場合である。入出力制御アダプタ２または入出力制御
アダプタ３が外部バス６の使用権を獲得した後デバイス
インターフェースバス７、入出力制御アダプタ２内の入
出力制御部１４、第二の内部バス１１、内部バス切替部
９および外部バス６を介して入出力制御アダプタ３内の
内部バス切替部９、第一の内部バス１１を経由し、メモ
リ１３との間でデータ転送を行う。

さらに、入出力制御アダプタ２内のメモリコントロール
部１２が故障した場合デバイス４は上記第三のパターン
と同一方式で入出力制御アダプタ３内のメモリ１３との
間でデータ転送を行う。

〔発明の効果〕

以上説明したように本発明によれば、各入出力制御アダ
プタ内に分散されたメモリを持つことにより、中央処理
装置の制御はメインメモリを持つシステムと同様でよく
、同一人出力制御アダプタで制御されるデバイス間でデ
ータ転送するときにバスを獲得する必要がなくなり、バ
スの負担が減少し、中央処理装置がメモリアクセスする
ためのバス使用率が高くなり、中央処理装置性能が向上
する。

また、従来メインメモリは一つのメモリコントロール部
で制御されていたため、メモリコントロール部が故障し
たとき、システムをダウンさせる以外に方法はなかった
が、本発明では各入出力制御アダプタが各々のメモリコ
ントロール部ヲ持っているためにある一つの人出力制御
アダプタ内のメモリコントロール部が故障しても、他の
入出力制御アダプタ内のメモリを使用することができ、
システムダウンとなる可能性が著しく低下する効果があ
る。

さらに分散したメモリのアドレスが互いに連続する構成
とすれば、中央処理装置の制御は、外部バスにひとつの
メインメモリが接続されている場合と同様の制御を行い
、メモリが分散されていることを意識する必要がない。

【図面の簡単な説明】

第１図は本発明の実施例を示すブロック構成図。 第２＠は第１図に示す人出力制御アダプタの詳細を示す
ブロック構成図。 第３．４．５図は本発明におけるデータ転送パターン別
のデータ転送ルートを示す図。 第６図は従来例のデータ転送方式を示すブロック構成図
。 １．１５・・・中央処理装置、２．３．１６．１゛７・
・・入出力制御アダプタ、４．５．１９．２０・・・デ
バイス、６．２１・・・外！バス、７．８．２２．２３
・・・デバイスインターフェースバス、９・・・内部バ
ス切替部、１０．１１・・・内部バス、１２．２４・・
・メモリコントロール部、１３・・・メモリ、１４・・
・入出力制御部、１８・・・メインメモリ。 第１図 実施例　入出力制御アダブタ構成図 第２図 実施例 第３図 第４図 第５図

Claims (2)

【特許請求の範囲】
1. （１）中央処理装置（１）と、この中央処理装置に接続
   された外部バス（６）と、この外部バスに接続された複
   数の入出力制御アダプタ（２、３）とを備え、 この入出力制御アダプタは、インターフェース（７、８
   ）を介してそれぞれ接続されるデバイスのデータ転送を
   制御する入出力制御部（１４）を備えた データ転送制御方式において、 上記入出力制御アダプタは、それぞれ、上記外部バスに
   接続された内部バス切替部（９）と、この内部バス切替
   部に接続された第一の内部バス（１０）および第二の内
   部バス（１１）と、この第一の内部バスに接続されたメ
   モリコントロール部（１２）と、このメモリコントロー
   ル部に接続されたメモリ（１３）とを備え、 上記第二内部バス（１１）がそれぞれ上記入出力制御部
   および上記メモリに接続された ことを特徴とするデータ転送制御方式。
2. （２）複数の入出力制御アダプタに設けられたメモリは
   、そのアドレスが互いに連続するアドレスである特許請
   求の範囲第（１）項に記載のデータ転送制御方式。