JPS5949240U - 多重化制御システム - Google Patents

多重化制御システム

Info

Publication number
JPS5949240U
JPS5949240U JP14364982U JP14364982U JPS5949240U JP S5949240 U JPS5949240 U JP S5949240U JP 14364982 U JP14364982 U JP 14364982U JP 14364982 U JP14364982 U JP 14364982U JP S5949240 U JPS5949240 U JP S5949240U
Authority
JP
Japan
Prior art keywords
multiplexing
control system
data
failure
cpu
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP14364982U
Other languages
English (en)
Inventor
市野　義孝
信一 木下
Original Assignee
株式会社明電舎
明電通信工業株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 株式会社明電舎, 明電通信工業株式会社 filed Critical 株式会社明電舎
Priority to JP14364982U priority Critical patent/JPS5949240U/ja
Publication of JPS5949240U publication Critical patent/JPS5949240U/ja
Pending legal-status Critical Current

Links

Landscapes

  • Bus Control (AREA)
  • Computer And Data Communications (AREA)
  • Safety Devices In Control Systems (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【図面の簡単な説明】
第１図は従来のデュプレックス方式によるディースフデ
バイスの制御システムのブロック図、第２図は従来のデ
ュプレックス方式による伝送装置のブロック図、第３図
は本考案に係る多重化制御システムをディスクデバイス
制御に適用した実施例のブロック図、第４図は本考案に
係る多重化制御システムを伝送装置制御に適用した実施
例のブロック図である。 １０・・・・・・ＣＰＵ、１２・・・・・・バス、１４
・・・・・・メインメモリ、１８Ａ、１８Ｂ・・・・・
・ディスクデバイス、２０．２０’・・・・・・デュプ
レックスデバイス、２２・・・・・・補助記憶インター
フェース、２４ａ、２４ｂ・・・・・・伝送インターフ
ェース。 第１図 第３図

Claims (2)

    【実用新案登録請求の範囲】
  1. （１）２つ以上の装置を個別もしくは同時にＣＰＵの監
    視下で入出力制御する多重化制御システムにおいて、前
    記ＣＰＵのバスに各装置とのデータの多重化転送機能を
    有する多重化インターフェースを接続し、前記ＣＰＵの
    メインメモリと各装置とのデータの授受を前記多重化イ
    ンターフェースを介して同一データについての転送要求
    に対して夫々１回のＤＭＡ転送により行い、いずれかの
    装置において故障が発生した時、正常装置と前記メイン
    メモリ間のＤＭＡ転送機能の続行により故障時のバック
    アップを計ると共に、故障回復時点で正常装置から故障
    していた装置へのデータの直接転送を前記多重化インタ
    ーフェースを介して行うことにより再び多重化制御に復
    帰することを特徴とする多重化装置の制御システム。
  2. （２）前記多重化装置が伝送装置の場合、前記多重化イ
    ンターフェースはバッファを含み、伝送装置のいずれか
    に故障が発生した時、故障した伝送装置の故障回復時点
    で、イニシャライズ信号゛を正常な伝送装置に送信する
    ことを特徴とする実用新案登録請求の範囲第１項記載の
    多重化装置の制御システム。
JP14364982U 1982-09-21 1982-09-21 多重化制御システム Pending JPS5949240U (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP14364982U JPS5949240U (ja) 1982-09-21 1982-09-21 多重化制御システム

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP14364982U JPS5949240U (ja) 1982-09-21 1982-09-21 多重化制御システム

Publications (1)

Publication Number Publication Date
JPS5949240U true JPS5949240U (ja) 1984-04-02

Family

ID=30320587

Family Applications (1)

Application Number Title Priority Date Filing Date
JP14364982U Pending JPS5949240U (ja) 1982-09-21 1982-09-21 多重化制御システム

Country Status (1)

Country Link
JP (1) JPS5949240U (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63163602A (ja) * 1986-12-26 1988-07-07 Hitachi Ltd プロセス制御装置
JPWO2004114115A1 (ja) * 2003-06-19 2006-07-20 富士通株式会社 Ｒａｉｄ装置、ｒａｉｄ制御方法、及びｒａｉｄ制御プログラム

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS4869439A (ja) * 1971-12-21 1973-09-20
JPS53121429A (en) * 1977-03-31 1978-10-23 Hitachi Ltd Duplex memory unit
JPS5668845A (en) * 1979-11-08 1981-06-09 Fujitsu Ltd Memory device system
JPS56127262A (en) * 1980-03-10 1981-10-05 Hitachi Ltd Peripheral storage controller

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS4869439A (ja) * 1971-12-21 1973-09-20
JPS53121429A (en) * 1977-03-31 1978-10-23 Hitachi Ltd Duplex memory unit
JPS5668845A (en) * 1979-11-08 1981-06-09 Fujitsu Ltd Memory device system
JPS56127262A (en) * 1980-03-10 1981-10-05 Hitachi Ltd Peripheral storage controller

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63163602A (ja) * 1986-12-26 1988-07-07 Hitachi Ltd プロセス制御装置
JPWO2004114115A1 (ja) * 2003-06-19 2006-07-20 富士通株式会社 Ｒａｉｄ装置、ｒａｉｄ制御方法、及びｒａｉｄ制御プログラム

Similar Documents

Publication Publication Date Title
US7111158B1 (en) Techniques for transitioning control of a serial ATA device among multiple hosts using sleep and wake commands
JPS5949240U (ja) 多重化制御システム
EP0344999A3 (en) Data transmission system
JP2583586B2 (ja) バス制御方法
JP2000148216A (ja) プラントコントローラ通信装置
JPH0243835A (ja) シリアル通信制御装置
JPS5844427Y2 (ja) 情報処理装置
JPS6243408Y2 (ja)
JPS6211951A (ja) チヤネル装置
JPS599927B2 (ja) デ−タ転送制御方式
JPS6225356A (ja) デ−タ転送制御方式
JPS60123953A (ja) チャネル切り替え制御方式
JPS59177260U (ja) 外部監視装置
JPS58179547U (ja) 電子計算機の多重化システムにおけるバツクアツプ装置
JPS5920304U (ja) 制御システムのバツクアツプ装置
JPS62129649U (ja)
JPH01239662A (ja) バス中継装置
JPS6284358A (ja) 入出力装置制御方式
JPS5943435A (ja) プロセツサ間デ−タ転送方式
JPS63225850A (ja) スレ−ブプロセツサのバスドライバ／レシ−バパワ制御方式
JPS61173361A (ja) インタフエ−ス制御方式
JPS5882353A (ja) 共通メモリ制御方式
JPS60103955U (ja) 多重通信装置
JPS6135090A (ja) 時間スイツチバス接続方式
JPS5990150A (ja) 入出力装置の二重化方法