JPS5990150A - 入出力装置の二重化方法 - Google Patents
入出力装置の二重化方法Info
- Publication number
- JPS5990150A JPS5990150A JP57200186A JP20018682A JPS5990150A JP S5990150 A JPS5990150 A JP S5990150A JP 57200186 A JP57200186 A JP 57200186A JP 20018682 A JP20018682 A JP 20018682A JP S5990150 A JPS5990150 A JP S5990150A
- Authority
- JP
- Japan
- Prior art keywords
- input
- output device
- devices
- data
- bus
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/16—Error detection or correction of the data by redundancy in hardware
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Hardware Redundancy (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はコンピュータにおける入出力装置の二重化方法
に関する。
に関する。
コンピュータを使ったシステムにおいて、その信頼性向
上のためにｃＰＵの二重化や入出力装置を二重化するこ
とが多い。入出力装置として補助記憶装置を二重化する
には、従来は第１図（Ａ）又は（Ｂ）に示す構成にされ
る。同図（Ａ）は補助記憶装置１゜２を夫々のコントロ
ーラを介してシステムバス３に個別に結合し、ＣＰＵ
４又Ｖまメモリ５と補助記憶装置１．２間のデータ授受
にはＣＰＵ ４が補助記憶装置］、２を１固別に制御す
る。このため、データ授受のためには同じ操作を二度行
なうソフトウェアを相性する必要がある。同図（Ｂ）は
２つの補助ｖ己ｔ、ｔ＆装＋＃ｉ １−２に対して１つ
の専用コントローラ６を設け、該コントローラが同じデ
ータを補助ｔピ憶装置１．２に１１込み、読出し及び誤
りチェックをする。この方式は二重化のための対象機器
専用のコントローラを必要とするし、そのソフトウェア
の開発を必要とする。このように、従来方式はソフトウ
ェアに二点の負担がかかるかあるいは専用コントローラ
のｆノミＪ発全必賛とし、システムの性能の低゛Ｆある
いはコストの問題があった。
上のためにｃＰＵの二重化や入出力装置を二重化するこ
とが多い。入出力装置として補助記憶装置を二重化する
には、従来は第１図（Ａ）又は（Ｂ）に示す構成にされ
る。同図（Ａ）は補助記憶装置１゜２を夫々のコントロ
ーラを介してシステムバス３に個別に結合し、ＣＰＵ
４又Ｖまメモリ５と補助記憶装置１．２間のデータ授受
にはＣＰＵ ４が補助記憶装置］、２を１固別に制御す
る。このため、データ授受のためには同じ操作を二度行
なうソフトウェアを相性する必要がある。同図（Ｂ）は
２つの補助ｖ己ｔ、ｔ＆装＋＃ｉ １−２に対して１つ
の専用コントローラ６を設け、該コントローラが同じデ
ータを補助ｔピ憶装置１．２に１１込み、読出し及び誤
りチェックをする。この方式は二重化のための対象機器
専用のコントローラを必要とするし、そのソフトウェア
の開発を必要とする。このように、従来方式はソフトウ
ェアに二点の負担がかかるかあるいは専用コントローラ
のｆノミＪ発全必賛とし、システムの性能の低゛Ｆある
いはコストの問題があった。
本発明は入出力装置のコントローラとシステムバス間に
バスコントローラを設ケ、該バスコントローラが二重化
入出力装置ｄとＣＰＵ又はメモリとのデータ授受を制御
することにより、比較的簡単なハードウェアにしてソフ
トウェアの負担軽減を可能にした二重化方法を提供する
ことを目的とする。
バスコントローラを設ケ、該バスコントローラが二重化
入出力装置ｄとＣＰＵ又はメモリとのデータ授受を制御
することにより、比較的簡単なハードウェアにしてソフ
トウェアの負担軽減を可能にした二重化方法を提供する
ことを目的とする。
本発明方法は第２図によって概念的に説明される。シス
テムバス３と補助記憶装置等の入出力装置＆ １ 、２
ｉｉ：ｉｊにはバスコントローラ７が設けられ、入出
力装置１．２のコントローラ１ａ、２ａ（！：パス３間
のデータ授受にはバスコントローラ７ カＣＰＵ４側か
らのコントロール信号に応じて制御する。
テムバス３と補助記憶装置等の入出力装置＆ １ 、２
ｉｉ：ｉｊにはバスコントローラ７が設けられ、入出
力装置１．２のコントローラ１ａ、２ａ（！：パス３間
のデータ授受にはバスコントローラ７ カＣＰＵ４側か
らのコントロール信号に応じて制御する。
入出力装置１，２は従来と同様に夫々個有のアドレスが
割当てられ、バスコントローラ７は第２図（Ａ）に実線
でデータ経路を示すようにＣＰＵ ４側からのコントロ
ール信号によって入出力装置１．２を夫々が個別の装置
として個別のデータを授受できるよう制（財）する機１
“シヒと、第２図（Ｂ）に示すように入出力装置１．２
を二重化装置として同じデータを授受できるよう制御す
る機能とを具備する。第２図（Ｂ）に示す二重化制御に
は、２つの入出力装置１゜２のアドレスを見かけ上一致
させるもので、０ＰＵ４側からの１回のアクセスにょシ
入出カ装装置１．２への同じデータの潜込み及び両装置
１．２からの優先処理、正誤チェック２含む同じデータ
の抗出しになるよう制御する。
割当てられ、バスコントローラ７は第２図（Ａ）に実線
でデータ経路を示すようにＣＰＵ ４側からのコントロ
ール信号によって入出力装置１．２を夫々が個別の装置
として個別のデータを授受できるよう制（財）する機１
“シヒと、第２図（Ｂ）に示すように入出力装置１．２
を二重化装置として同じデータを授受できるよう制御す
る機能とを具備する。第２図（Ｂ）に示す二重化制御に
は、２つの入出力装置１゜２のアドレスを見かけ上一致
させるもので、０ＰＵ４側からの１回のアクセスにょシ
入出カ装装置１．２への同じデータの潜込み及び両装置
１．２からの優先処理、正誤チェック２含む同じデータ
の抗出しになるよう制御する。
第３図はバスコントローラ７の各候能を個別に示す制＃
態様図である。バスコントローラ７はシステムバス３の
ウチのコントロールバスとの間でコントロールイキ号を
授受し、アドレスバスとの間で入出力装置１，２の指定
アドレス信号を授受する入力部７Ａを具え、この入力部
７Ａはバス側のコントロール信号又は内部コントロール
信号に応じて棟々の制御信号をＲＯＭ回路から得て入出
力装置１．２とバス３の結合態様を変える。
態様図である。バスコントローラ７はシステムバス３の
ウチのコントロールバスとの間でコントロールイキ号を
授受し、アドレスバスとの間で入出力装置１，２の指定
アドレス信号を授受する入力部７Ａを具え、この入力部
７Ａはバス側のコントロール信号又は内部コントロール
信号に応じて棟々の制御信号をＲＯＭ回路から得て入出
力装置１．２とバス３の結合態様を変える。
纂３図（Ａ）は入出力装置１，２をバス３に１固別に結
合する場合であｐ、ＣＰＵ側からのコントロール信号で
入力部７Ａのイネーブルビットを“０”にすることで二
重化機能を無効Ｖこして入出力装！ａ１゜２が個別のア
ドレスを持ってＣＰＵ又はメモリと１１！１別にデータ
授受する制御信号を得る。この結合状態は例えば入出力
装置１．２が補助記憶装置のときには記憶容量を倍増す
るなど通常のシステム構成に同じになる。
合する場合であｐ、ＣＰＵ側からのコントロール信号で
入力部７Ａのイネーブルビットを“０”にすることで二
重化機能を無効Ｖこして入出力装！ａ１゜２が個別のア
ドレスを持ってＣＰＵ又はメモリと１１！１別にデータ
授受する制御信号を得る。この結合状態は例えば入出力
装置１．２が補助記憶装置のときには記憶容量を倍増す
るなど通常のシステム構成に同じになる。
第３図（Ｂ） 、 （０）は入出力装置１．２を二重化
する場合であり、そのう１１）ω）はＣＰＵ又はメモリ
からのデータを入出力装置１．２に書込む場合であり、
逆に（Ｃ）は入出力装置１．２からデータを読出す場合
である。この（Ｂ） 、 （０）の状態では入力部７Ａ
のイネーブルピットが“１”にされて二重化結合機能に
なる。そして、（Ｂ）の状態では入力部７Ａのリード／
ライト（Ｖ’ｗ ）ビットが“１″にされてその出力ラ
インＯ，によりＬ：己号ラインスイッチング部７Ｂのデ
ータ及びアドレス入力がライ／Ａ、からＡ２に切換えら
れ、入出力装置２へのアドレス入力（ラインＬ３）がラ
インＡ、からのアドレス指定にされる。このとき、ＣＰ
Ｕ側からのアドレス信号は入出力装置１の間層アドレス
にされ、このアドレス信号Ｑゴコントロールとデータと
アドレスの２インＬ４を通して入出力装置ｔ ｌ ＆こ
入力されそのデータ書込みがなされると共に、該アドレ
ス信号を入力とするアドレス変換部７Ｃがリード／ライ
ト信号の読出しを条件に入出力装置２の個有アドレスに
変換し２てラインＬ２に送出する。従って、入出力）装
置ｉｉ指定するアドレス信号によって入出力装置１及び
２び）両方に同じデータ書込みができる。
する場合であり、そのう１１）ω）はＣＰＵ又はメモリ
からのデータを入出力装置１．２に書込む場合であり、
逆に（Ｃ）は入出力装置１．２からデータを読出す場合
である。この（Ｂ） 、 （０）の状態では入力部７Ａ
のイネーブルピットが“１”にされて二重化結合機能に
なる。そして、（Ｂ）の状態では入力部７Ａのリード／
ライト（Ｖ’ｗ ）ビットが“１″にされてその出力ラ
インＯ，によりＬ：己号ラインスイッチング部７Ｂのデ
ータ及びアドレス入力がライ／Ａ、からＡ２に切換えら
れ、入出力装置２へのアドレス入力（ラインＬ３）がラ
インＡ、からのアドレス指定にされる。このとき、ＣＰ
Ｕ側からのアドレス信号は入出力装置１の間層アドレス
にされ、このアドレス信号Ｑゴコントロールとデータと
アドレスの２インＬ４を通して入出力装置ｔ ｌ ＆こ
入力されそのデータ書込みがなされると共に、該アドレ
ス信号を入力とするアドレス変換部７Ｃがリード／ライ
ト信号の読出しを条件に入出力装置２の個有アドレスに
変換し２てラインＬ２に送出する。従って、入出力）装
置ｉｉ指定するアドレス信号によって入出力装置１及び
２び）両方に同じデータ書込みができる。
（０）の状態ではイネーブルピッド°１”（ラインａｔ
）によりスイッチングＭ’７Ｂは上述の（Ｂ）の状態と
１川じにラインＬ、とＬ３間をしゃ断し、ラインＬ２と
Ｌｓ間を結合及びアドレス亥換による入出力装置２もア
ドレス指定され、両人出力装置からのデータ読出しがな
される。このうち、入出力装置１．２の両データはデー
タ選択部７ｄで両者の優先剛力λら一方が選択又は論理
々ｋ（もしくは論理和）が取られて（同期が取られて）
ノクス３上へ出力される。なお、入出力装置１，２から
のデータ出力はエラー検出部７ｅにも取込棟れてエラー
チェックがなされ、さらに入出力装置１．２自体のエラ
ーチェックがなされ、このチェックでエラー無しと判定
されるときにシステムバス３１則へのデータ、アドレス
の出力が許容されるシバ致命的エラー発生にはラインｒ
ｒｓｔ通して入力部７ＡのラインＯ＋’にイノアクティ
ブにする。
）によりスイッチングＭ’７Ｂは上述の（Ｂ）の状態と
１川じにラインＬ、とＬ３間をしゃ断し、ラインＬ２と
Ｌｓ間を結合及びアドレス亥換による入出力装置２もア
ドレス指定され、両人出力装置からのデータ読出しがな
される。このうち、入出力装置１．２の両データはデー
タ選択部７ｄで両者の優先剛力λら一方が選択又は論理
々ｋ（もしくは論理和）が取られて（同期が取られて）
ノクス３上へ出力される。なお、入出力装置１，２から
のデータ出力はエラー検出部７ｅにも取込棟れてエラー
チェックがなされ、さらに入出力装置１．２自体のエラ
ーチェックがなされ、このチェックでエラー無しと判定
されるときにシステムバス３１則へのデータ、アドレス
の出力が許容されるシバ致命的エラー発生にはラインｒ
ｒｓｔ通して入力部７ＡのラインＯ＋’にイノアクティ
ブにする。
従って、本冗明によれば、ＣＰＵ側からのコントロール
は１回のアドレス指定で２台の入出力装置η１．２との
データ授受が可能でＣＰＵ側のソフトウェアの負荷？（
１屯減した二重化を実現できる。また、入出力装置自体
はそのコントローラ、）・／ドラ。
は１回のアドレス指定で２台の入出力装置η１．２との
データ授受が可能でＣＰＵ側のソフトウェアの負荷？（
１屯減した二重化を実現できる。また、入出力装置自体
はそのコントローラ、）・／ドラ。
−ｆ７ターフエースも富めて従来の装置に特別ノ加工を
心安とし、ないし、バスコントローラ７の構成は少しの
ゲート素子回路で実現できる６また、入出力装置１．２
を独立した装置として１（Ｗ ”ｔ３’１のデータ授受
に切換えることができ、結合される入ＬＨ力装置の種別
に応じて二重化の実施を自由に選ル〈できる。
心安とし、ないし、バスコントローラ７の構成は少しの
ゲート素子回路で実現できる６また、入出力装置１．２
を独立した装置として１（Ｗ ”ｔ３’１のデータ授受
に切換えることができ、結合される入ＬＨ力装置の種別
に応じて二重化の実施を自由に選ル〈できる。
なお、入出力装置としては補助り己憶装置４に限られる
ものでなく、タイグライタＱ）打出しを二重イヒするロ
ギ７グ穏能を持たせる寺にもオＩＪ ）ＪＡできる。
ものでなく、タイグライタＱ）打出しを二重イヒするロ
ギ７グ穏能を持たせる寺にもオＩＪ ）ＪＡできる。
第１図は従来の二重化方法の説明図、ダル２図は本４Ｇ
明の截念的な説明図、編３図は１本発明における個別の
制御態様を示す図である。 ■＃２・・・入出力装置、３・・・システム／くス、４
・・ａｐＵ、５・・メモリ、７・・・／くスコントロー
ラ、７Ａ・・・入力部、７Ｂ・・・記号ラインスイッチ
ング部、７Ｃ・・アドレス変換部、７ｄ・・データ選ｆ
ｉ （，７θ・・エラー検出部。 第２図 （Ａ） （Ｂ） 第３図 Ｚ
明の截念的な説明図、編３図は１本発明における個別の
制御態様を示す図である。 ■＃２・・・入出力装置、３・・・システム／くス、４
・・ａｐＵ、５・・メモリ、７・・・／くスコントロー
ラ、７Ａ・・・入力部、７Ｂ・・・記号ラインスイッチ
ング部、７Ｃ・・アドレス変換部、７ｄ・・データ選ｆ
ｉ （，７θ・・エラー検出部。 第２図 （Ａ） （Ｂ） 第３図 Ｚ
Claims (2)
- （１） コンピュータのシステム３４２台の同じ機能
を持ち個有のアドレスを持つ入出力装置との間にバスコ
ントローラを設け、該バスコントｏ −、ｙはｃｐｔｙ
側からの一方の入出力装置の指定アドレスで該入出力装
置のアドレス指定及び該指定アドレスを他方の入出力装
置のアドレスに変換して該他方の入出力装置のアドレス
指犀をして肉入出力装置への同じデータ書込みを制御し
、肉入出力装置から読出す同じデータは両データの同期
処理又は優先−によって１つのデータとしてシステムバ
ス上に取出す制御をするととを特徴とする入出力装（ｄ
の二１（化方法。 - （２） バスコントローラは上記２台の入出力装置を
個別の入出力装置としてシステムバスに結合する結合状
態と二重化＃ｒ’ｉ合状態に制御する機能金倉む時計請
求の範囲第１項６己載の入出力装置の二重化方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57200186A JPS5990150A (ja) | 1982-11-15 | 1982-11-15 | 入出力装置の二重化方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57200186A JPS5990150A (ja) | 1982-11-15 | 1982-11-15 | 入出力装置の二重化方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5990150A true JPS5990150A (ja) | 1984-05-24 |
| JPH0139134B2 JPH0139134B2 (ja) | 1989-08-18 |
Family
ID=16420221
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57200186A Granted JPS5990150A (ja) | 1982-11-15 | 1982-11-15 | 入出力装置の二重化方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5990150A (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5160422A (en) * | 1974-11-25 | 1976-05-26 | Hitachi Ltd | Fuairuno 2 jugakino hoshiki |
| JPS56129964A (en) * | 1980-03-17 | 1981-10-12 | Hitachi Ltd | Duplicate file control system |
| JPS5798197A (en) * | 1980-12-11 | 1982-06-18 | Fujitsu Ltd | Multiplexing memory device |
-
1982
- 1982-11-15 JP JP57200186A patent/JPS5990150A/ja active Granted
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5160422A (en) * | 1974-11-25 | 1976-05-26 | Hitachi Ltd | Fuairuno 2 jugakino hoshiki |
| JPS56129964A (en) * | 1980-03-17 | 1981-10-12 | Hitachi Ltd | Duplicate file control system |
| JPS5798197A (en) * | 1980-12-11 | 1982-06-18 | Fujitsu Ltd | Multiplexing memory device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0139134B2 (ja) | 1989-08-18 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2886856B2 (ja) | 二重化バス接続方式 | |
| JPS5990150A (ja) | 入出力装置の二重化方法 | |
| JPH0122653B2 (ja) | ||
| JPH0478902A (ja) | バスコントローラ | |
| JP2626127B2 (ja) | 予備系ルート試験方式 | |
| JP2904266B2 (ja) | バス縮退に対処できるメモリ接続制御装置 | |
| JPH0520107A (ja) | 二重化制御装置 | |
| JP3012402B2 (ja) | 情報処理システム | |
| JPS638500B2 (ja) | ||
| JPS62169244A (ja) | 二重化メモリの両系同時書込方法 | |
| JPS5935262A (ja) | 記憶装置 | |
| JPS60134352A (ja) | 二重化バス制御装置 | |
| JPS6285358A (ja) | メモリコピ−方式 | |
| JPH02166535A (ja) | 共通メモリを備えるプロセッサシステム | |
| JPH04263333A (ja) | メモリ二重化方式 | |
| JPS604498B2 (ja) | 電子計算機とダイレクト・メモリ・アクセス装置の結合方法 | |
| JPS63266548A (ja) | 二重化計算機システム | |
| JPS6136861A (ja) | 記憶装置 | |
| JPS62137654A (ja) | 二重化バスの制御方式 | |
| JPS5998235A (ja) | 入出力制御装置 | |
| JPS63149748A (ja) | 記憶装置 | |
| JPS61243552A (ja) | 周辺制御装置の切替方式 | |
| JPS61184645A (ja) | 割込制御方式 | |
| JPS6140658A (ja) | デ−タ処理装置 | |
| JPH05334236A (ja) | バス接続制御方式 |