JPH0243835A - シリアル通信制御装置 - Google Patents
シリアル通信制御装置Info
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- JPH0243835A JPH0243835A JP19280888A JP19280888A JPH0243835A JP H0243835 A JPH0243835 A JP H0243835A JP 19280888 A JP19280888 A JP 19280888A JP 19280888 A JP19280888 A JP 19280888A JP H0243835 A JPH0243835 A JP H0243835A
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- signal
- cpu
- highway
- card
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- Pending
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- 238000004891 communication Methods 0.000 title claims description 13
- 230000002093 peripheral effect Effects 0.000 claims abstract description 4
- 238000000926 separation method Methods 0.000 claims description 5
- 238000011144 upstream manufacturing Methods 0.000 claims description 3
- 230000001360 synchronised effect Effects 0.000 abstract description 2
- 230000003247 decreasing effect Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 6
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000005259 measurement Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、ＣＰＵと周辺装置（Ｉｌｏ）間の制御信号
を多重化し、ＰＣＭハイウェイ信号の同期信号を多重化
の際の同期信号と共用化したシリアル通信制御装置に関
するものである。
を多重化し、ＰＣＭハイウェイ信号の同期信号を多重化
の際の同期信号と共用化したシリアル通信制御装置に関
するものである。
従来のこの種のシリアル通信制御装置として第３図に示
すものがあった。図において、１はＣＰＵ。
すものがあった。図において、１はＣＰＵ。
２はＣＰＵＩの出力信号を増幅して出力するドライバ、
３はＣＰＵカード、４は外部装置（図示せず）に接続さ
れ入出力信号を制御するＩ１０カード（但し、１枚のＩ
１０カードは複数のＩｌｏによ多構成される）、５はア
ドレスバス、６はデータバス、７は制御バス、８はＩ１
０カード４よシ出力されるシリアルのＰＣＭ （パルス
符号変調）ハイウェイ出力信号、９はＩ１０カード４へ
入力されるＰＣＭハイウェイ入力信号、１０はＰＣＭハ
イウェイ用フレーム同期信号、１１はＰＣＭハイウェイ
用ビット同期信号である。アドレスバス５、データバス
６および制御パス７は通信制御線を構成している。
３はＣＰＵカード、４は外部装置（図示せず）に接続さ
れ入出力信号を制御するＩ１０カード（但し、１枚のＩ
１０カードは複数のＩｌｏによ多構成される）、５はア
ドレスバス、６はデータバス、７は制御バス、８はＩ１
０カード４よシ出力されるシリアルのＰＣＭ （パルス
符号変調）ハイウェイ出力信号、９はＩ１０カード４へ
入力されるＰＣＭハイウェイ入力信号、１０はＰＣＭハ
イウェイ用フレーム同期信号、１１はＰＣＭハイウェイ
用ビット同期信号である。アドレスバス５、データバス
６および制御パス７は通信制御線を構成している。
また、ＣＰＵ１からｎ個のＩ１０カード４へはアドレス
バス５．データバス６及び制御バス７が接！されている
。そして、前記各バスの本数はＣＰＵ１等の構成にもよ
るが、アドレスバス５は１６〜２０本程度、データバス
６は８〜１６本程度、制御パスＴは５本程度が利用され
ている。また、ＣＰＵ１と１１０力−ド４間は一般的に
出力容量の関係から直接Ｉ１０をドライブできないので
、前記したドライバ２を設けている。
バス５．データバス６及び制御バス７が接！されている
。そして、前記各バスの本数はＣＰＵ１等の構成にもよ
るが、アドレスバス５は１６〜２０本程度、データバス
６は８〜１６本程度、制御パスＴは５本程度が利用され
ている。また、ＣＰＵ１と１１０力−ド４間は一般的に
出力容量の関係から直接Ｉ１０をドライブできないので
、前記したドライバ２を設けている。
次に動作について以下に説明する。まずＣＰＵ１よシア
ドレスバス５に出力されるアドレス信号によシ、Ｉ１０
カード４、すなわち工１０１〜ｌ１０ｎのうちのいずれ
かを指定する。また、制御パス７を走る制御用の信号に
より、指定したＩ１０カー°ド４に対し、データを入力
するか出力するかを制御し、そのデータはデータバス６
を介して入出力することになる。
ドレスバス５に出力されるアドレス信号によシ、Ｉ１０
カード４、すなわち工１０１〜ｌ１０ｎのうちのいずれ
かを指定する。また、制御パス７を走る制御用の信号に
より、指定したＩ１０カー°ド４に対し、データを入力
するか出力するかを制御し、そのデータはデータバス６
を介して入出力することになる。
また、 ＰＣＭハイウェイ出力／入力信号８．９は上記
制御用の信号とは別のタイミングで送受される。このタ
イミングはＰＣＭハイウェイ用フレーム同期信号１０と
ＰＣＭハイウェイ用ビット同期信号１１によシ作られる
。
制御用の信号とは別のタイミングで送受される。このタ
イミングはＰＣＭハイウェイ用フレーム同期信号１０と
ＰＣＭハイウェイ用ビット同期信号１１によシ作られる
。
従来のシリアル通信制御装置は以上の様に構成されてい
るので、 ＣＰＵカード３及びＩ１０カード４に接続さ
れる信号線の本数が多いために各種パスラインやＰＣＭ
ハイウェイ人力・出力信号等が走るマザーボードに設け
られるコネクタの極数が多くなシ、該マザーボードが大
きくなることによって装置が大型になる。また、信号線
のドライバレシーバの個数も多いので、消費電力が大き
くなるなどの課題があった。
るので、 ＣＰＵカード３及びＩ１０カード４に接続さ
れる信号線の本数が多いために各種パスラインやＰＣＭ
ハイウェイ人力・出力信号等が走るマザーボードに設け
られるコネクタの極数が多くなシ、該マザーボードが大
きくなることによって装置が大型になる。また、信号線
のドライバレシーバの個数も多いので、消費電力が大き
くなるなどの課題があった。
この発明は上記のような課題を解消するためになされた
もので、ＣＰＵとＩ１０カード間の制御信号を多重化し
ＰＣＭハイウェイ信号の同期信号を共用化することによ
って信号線数を減少し、併せて部品点数を減少させるよ
うにしたシリアル通信制御装置を得ることを目的とする
。
もので、ＣＰＵとＩ１０カード間の制御信号を多重化し
ＰＣＭハイウェイ信号の同期信号を共用化することによ
って信号線数を減少し、併せて部品点数を減少させるよ
うにしたシリアル通信制御装置を得ることを目的とする
。
この発明に係るシリアル通信装置はＣＰＵデータを送出
する多重ユニットと多重データを受信し分離する分離ユ
ニットとを設け、アドレス信号、データ信号及び制御用
の信号とを多重化してＰＣＭハイウェイ信号と同期させ
通信するものである。
する多重ユニットと多重データを受信し分離する分離ユ
ニットとを設け、アドレス信号、データ信号及び制御用
の信号とを多重化してＰＣＭハイウェイ信号と同期させ
通信するものである。
、〔作用〕
この発明における制御信号は多重化されて多重ユニット
および分離ユニットに入出力され、さらにタイミングに
ついてはＰＣＭハイウェイのフレーム同期信号及びビッ
ト同期信号と共用化させる。
および分離ユニットに入出力され、さらにタイミングに
ついてはＰＣＭハイウェイのフレーム同期信号及びビッ
ト同期信号と共用化させる。
またＰＣＭハイウェイと同じタイムスロット時間に命令
及びデータ入出力を行わせることでＣＰＵカードとＩ１
０カード間の信号線数を減少させる。
及びデータ入出力を行わせることでＣＰＵカードとＩ１
０カード間の信号線数を減少させる。
以下、この発明の一実施例を図について説明する。図中
、第３図と同一の部分は同一の符号をもって図示し丸薬
１図において、１２はＣＰＵ ｊからの出力信号を多重
化する多重ユニット、１３は多重入力信号を分離する分
離ユニット、１４は多重ユニット１２から出力される制
御信号を伝送する下りシリアル制御信号線、１５は分離
ユニット１３に入力される制御信号を伝送する上りシリ
アル制御信号線である。
、第３図と同一の部分は同一の符号をもって図示し丸薬
１図において、１２はＣＰＵ ｊからの出力信号を多重
化する多重ユニット、１３は多重入力信号を分離する分
離ユニット、１４は多重ユニット１２から出力される制
御信号を伝送する下りシリアル制御信号線、１５は分離
ユニット１３に入力される制御信号を伝送する上りシリ
アル制御信号線である。
次に第１図（Ａ）の動作を第１図（Ｂ）のコマンド。
データ例を参照して以下に説明する。まず、Ｉ１０カー
ド４の各ｌ１０１〜ｎの内の任意の１枚のＩｌｏを特定
するため、まず、ライトコマンドｗＡとデータＤＡをビ
ット同期信号１１およびフレーム同期信号１０に同期し
て多重ユニット１２よｐｘ７゜カード４に対して送信す
る。また、各Ｉ１０カード４を構成する各Ｉ１０は特定
のＩＤ番号（Ｒ別コード）を持っておシ、データＤＡ＝
ＩＤの検出されたＩｌｏのみが多重ユニット１２からの
次の命令（ＷＢ。
ド４の各ｌ１０１〜ｎの内の任意の１枚のＩｌｏを特定
するため、まず、ライトコマンドｗＡとデータＤＡをビ
ット同期信号１１およびフレーム同期信号１０に同期し
て多重ユニット１２よｐｘ７゜カード４に対して送信す
る。また、各Ｉ１０カード４を構成する各Ｉ１０は特定
のＩＤ番号（Ｒ別コード）を持っておシ、データＤＡ＝
ＩＤの検出されたＩｌｏのみが多重ユニット１２からの
次の命令（ＷＢ。
ＲＢ、・・・）を受は付けることが可能となる。ここで
（Ｗｎ 、・・・）はライトコマンドでライト命令の種
類を示し、この後にデータＤＢが続く。リードコマンド
（ＲＢ、・・・）ではリード命令の種類を示し、データ
はＤＡＴＡ ＩＮ信号によシ分離ユニット１３を経由し
てＣＰＵ１に吸い上げられる。
（Ｗｎ 、・・・）はライトコマンドでライト命令の種
類を示し、この後にデータＤＢが続く。リードコマンド
（ＲＢ、・・・）ではリード命令の種類を示し、データ
はＤＡＴＡ ＩＮ信号によシ分離ユニット１３を経由し
てＣＰＵ１に吸い上げられる。
別のＩ１０カード４を制御する時は新たにライトコマン
ドｗＡとデータＤＡを送出してから前記と同様に行えば
良い。この時、他のＩｌｏはコマンド名が異るのでライ
トコマンドＷＢ 、及びリードコマンドＲＢ等のコマン
ドは何ら受は付けない。
ドｗＡとデータＤＡを送出してから前記と同様に行えば
良い。この時、他のＩｌｏはコマンド名が異るのでライ
トコマンドＷＢ 、及びリードコマンドＲＢ等のコマン
ドは何ら受は付けない。
すなわち、第１図（Ｂ）に示すようＫＰＣＭハイウェイ
を使用することＫよシライトコマンド、データ、ＷＡ、
ＤＡ 、ＷＢ＊ｐＢの後に空きビットが存在する場合に
はリードコマンドＲＢを入れてデータの読込みを行うこ
とが可能となる。
を使用することＫよシライトコマンド、データ、ＷＡ、
ＤＡ 、ＷＢ＊ｐＢの後に空きビットが存在する場合に
はリードコマンドＲＢを入れてデータの読込みを行うこ
とが可能となる。
なお、上記実施例では、ＰＣＭハイウェイ出力・入力信
号（ＨＷＡ 、ＨＷＢ ） ８ 、９と下り・上りラリ
アル制御信号線（ＣＭＤ／ＤＡＴＡ ＯＵＴ 、 ＤＡ
ＴＡ ＩＮ ） １４ 。
号（ＨＷＡ 、ＨＷＢ ） ８ 、９と下り・上りラリ
アル制御信号線（ＣＭＤ／ＤＡＴＡ ＯＵＴ 、 ＤＡ
ＴＡ ＩＮ ） １４ 。
１５とを別線にて構成したアウトチャネル方式の例につ
いて示したが、第２図（Ａ）に示す様に、ＰＣＭハイウ
ェイと下りΦ上りシリアル制御信号！１４゜１５の両方
を多重（ＨＷＤＡ、ＨＷＤＢ）化したインチャネル方式
としてもよい。また、第２図（Ａ）において、１６はＰ
ＣＭハイウェイ出力信号ｍとライトコマンド、リードコ
マンド、ライトデータの通る下りハイウエイ（ＨＷＤＢ
）、１７はＰＣＭハイウェイ入力信号ＨＷＡとリードデ
ータの通る上りハイウエイ（ＨＷＤＡ）である。この測
知おけるノ１イウエイ上のコマンド・データの例を第２
図（Ｂ）に示す。図示の如く、Ｉ１０カード４の各し勺
毎に下り・上りハイウエイ１６．１７を準備し、例えば
、３２ビツトの１フレーム中に占めるＰＣＭハイウェイ
の空きタイムスロットにコマンド、データ、例えばＤＢ
を載せる様にしたものである。
いて示したが、第２図（Ａ）に示す様に、ＰＣＭハイウ
ェイと下りΦ上りシリアル制御信号！１４゜１５の両方
を多重（ＨＷＤＡ、ＨＷＤＢ）化したインチャネル方式
としてもよい。また、第２図（Ａ）において、１６はＰ
ＣＭハイウェイ出力信号ｍとライトコマンド、リードコ
マンド、ライトデータの通る下りハイウエイ（ＨＷＤＢ
）、１７はＰＣＭハイウェイ入力信号ＨＷＡとリードデ
ータの通る上りハイウエイ（ＨＷＤＡ）である。この測
知おけるノ１イウエイ上のコマンド・データの例を第２
図（Ｂ）に示す。図示の如く、Ｉ１０カード４の各し勺
毎に下り・上りハイウエイ１６．１７を準備し、例えば
、３２ビツトの１フレーム中に占めるＰＣＭハイウェイ
の空きタイムスロットにコマンド、データ、例えばＤＢ
を載せる様にしたものである。
以上の様に１この発明によればＣＰＵとＩ１０カード間
の制御信号を多重化し、ＰＣＭハイウェイ信号の同期信
号を共用するように構成したので、信号線数が少なくな
り、ＰＣＭハイウェイが走るマザーボードにＩ１０カー
ドを接続するコネクタが小型になる。また、制御信号を
多重化することによってドライバやレシーバの個数が減
少することになシ、消費電力も少なくなって安価に構成
できる効果がある。
の制御信号を多重化し、ＰＣＭハイウェイ信号の同期信
号を共用するように構成したので、信号線数が少なくな
り、ＰＣＭハイウェイが走るマザーボードにＩ１０カー
ドを接続するコネクタが小型になる。また、制御信号を
多重化することによってドライバやレシーバの個数が減
少することになシ、消費電力も少なくなって安価に構成
できる効果がある。
第１図（Ａ）はこの発明の一実施例によるアウトチャネ
ル方式のシリアル通信制御装置のブロック構成図、第１
図（Ｂ）は多重化されたコマンド・データの説明図、第
２図（Ａ）はこの発明の他の実施例によるインチャネル
方式のシリアル通信制御装置のブロック構成図、第２図
（Ｂ）は多重化されたコマンド・データの説明図、第３
図は従来のシリアル通信制御装置のブロック構成図であ
る。 図において１はＣＰＵ、４はＩ１０カード、５はアドレ
スバス、６はデータバス、Ｔハ制御ハス、１２は多重ユ
ニット、１３は分離ユニ７）、１４は下りラリアル制御
信号線、１５は上りラリアル制御信号線、１６は下クハ
イウエイ、１７は上）ハイウェイである。 なお、図中、同一符号は同一、又は相当部分を示す。
ル方式のシリアル通信制御装置のブロック構成図、第１
図（Ｂ）は多重化されたコマンド・データの説明図、第
２図（Ａ）はこの発明の他の実施例によるインチャネル
方式のシリアル通信制御装置のブロック構成図、第２図
（Ｂ）は多重化されたコマンド・データの説明図、第３
図は従来のシリアル通信制御装置のブロック構成図であ
る。 図において１はＣＰＵ、４はＩ１０カード、５はアドレ
スバス、６はデータバス、Ｔハ制御ハス、１２は多重ユ
ニット、１３は分離ユニ７）、１４は下りラリアル制御
信号線、１５は上りラリアル制御信号線、１６は下クハ
イウエイ、１７は上）ハイウェイである。 なお、図中、同一符号は同一、又は相当部分を示す。
Claims (1)
- ＣＰＵと該ＣＰＵが制御する複数の周辺回路との間に通
信制御線を接続し、該周辺回路間にシリアルのＰＣＭハ
イウェイを複数接続したシリアル通信制御装置において
、前記ＣＰＵからの出力信号を前記ＰＣＭハイウェイの
同期信号に同期して下りの制御信号として多重化する多
重ユニットと、前記ＰＣＭハイウェイの同期信号に同期
して多重化された上りの制御信号を分離して前記ＣＰＵ
に与える分離ユニットと、前記多重ユニットに接続され
前記下りの制御信号を伝送する下りシリアル制御信号線
および前記分離ユニットに接続され前記上りの制御信号
を伝送する上りシリアル制御信号線より成る制御信号の
ハイウェイとを備えたことを特徴とするシリアル通信制
御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19280888A JPH0243835A (ja) | 1988-08-03 | 1988-08-03 | シリアル通信制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19280888A JPH0243835A (ja) | 1988-08-03 | 1988-08-03 | シリアル通信制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0243835A true JPH0243835A (ja) | 1990-02-14 |
Family
ID=16297333
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19280888A Pending JPH0243835A (ja) | 1988-08-03 | 1988-08-03 | シリアル通信制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0243835A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6167061A (en) * | 1996-11-21 | 2000-12-26 | Yazaki Corporation | Transmitter, receiver, communication apparatus, communication method and communication system |
-
1988
- 1988-08-03 JP JP19280888A patent/JPH0243835A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6167061A (en) * | 1996-11-21 | 2000-12-26 | Yazaki Corporation | Transmitter, receiver, communication apparatus, communication method and communication system |
| US6665310B1 (en) | 1996-11-21 | 2003-12-16 | Yazaki Corporation | Transmitter, receiver, communication apparatus, communication method and communication system |
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