JPS58118096A - メモリチエツク回路 - Google Patents
メモリチエツク回路Info
- Publication number
- JPS58118096A JPS58118096A JP56212130A JP21213081A JPS58118096A JP S58118096 A JPS58118096 A JP S58118096A JP 56212130 A JP56212130 A JP 56212130A JP 21213081 A JP21213081 A JP 21213081A JP S58118096 A JPS58118096 A JP S58118096A
- Authority
- JP
- Japan
- Prior art keywords
- memory
- circuit
- signal
- storing content
- latch
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、制御データ等を比較的長期間記憶しておくメ
モリの記憶内容の変化をチェックするメモリチェック回
路に関するものである。
モリの記憶内容の変化をチェックするメモリチェック回
路に関するものである。
ＰＣＭ端局装置は、例えば第１図１＝示すように、回線
対応部ＬＵ１〜ＬＵｎとプロセッサＣＰＵとをデータバ
スＤＢ及び制御信号パスＣＢとにより接続し、プロセッ
サＣＰＵの制御により回線対応部ＬＵ１〜ＬＵｎでアナ
ログ信号から変換したディジタル信号の多重化を行ない
、且つ多重分離したディジタ（１） ル信号を回線対応部ＬＵ１〜ＬＵｎでアナログ信号に変
換するものである。
対応部ＬＵ１〜ＬＵｎとプロセッサＣＰＵとをデータバ
スＤＢ及び制御信号パスＣＢとにより接続し、プロセッ
サＣＰＵの制御により回線対応部ＬＵ１〜ＬＵｎでアナ
ログ信号から変換したディジタル信号の多重化を行ない
、且つ多重分離したディジタ（１） ル信号を回線対応部ＬＵ１〜ＬＵｎでアナログ信号に変
換するものである。
各回線対応部ＬＪ〜ＬＵｎは、例えば第２図に示すよう
に、 ＤＡ変換器１．フィルタ２．アナログボイス回路
３．へイブリッド回路４の径路でディンタル信号をアナ
ログ信号に変換して送出し、又へイブリッド回路４．ア
ナログボイス回路５゜フィルタ６、ＡＤ変換器７の径路
でアナログ信号をディジタル信号に変換する構成を有し
、アナログボイス回路（以下ＡＶ回路と称す）３１５は
、各回線のレベル偏差を補正する為のレベル調整機能を
有するものである。
に、 ＤＡ変換器１．フィルタ２．アナログボイス回路
３．へイブリッド回路４の径路でディンタル信号をアナ
ログ信号に変換して送出し、又へイブリッド回路４．ア
ナログボイス回路５゜フィルタ６、ＡＤ変換器７の径路
でアナログ信号をディジタル信号に変換する構成を有し
、アナログボイス回路（以下ＡＶ回路と称す）３１５は
、各回線のレベル偏差を補正する為のレベル調整機能を
有するものである。
ＡＶ回路６，５に於けるレベル調整は、例えば抵ル設定
を行なうことは煩雑な作業を伴なう為、プロセッサＣＰ
Ｕ等の集中管理料脚部からレベル設定を行なうこ左が採
用されている。例えば第５図（二示すように、ＡＶ回路
３，５にメモ’） Ａ！ｆｌ 、Ｍ２をそれぞれ設け、
制御信号バスＣＢを介してレベル設定（９） 値をそれぞれメモリＭ１２Ｍ２に書込み、ＡＶ回路６，
５はメモ＋） Ａ（１９ｍ２の記憶内容に従って減衰量
の側副を行なうものである。この場合、ＡＶ回路６とＡ
Ｖ回路５とのレベル設定値が異なる場合が多いので、通
常の制御と同様にしてアドレス信号に 、よりメモリＭ
１．Ｍ’２の何れかが指定されてレベル設定値が書込ま
れることになる。
を行なうことは煩雑な作業を伴なう為、プロセッサＣＰ
Ｕ等の集中管理料脚部からレベル設定を行なうこ左が採
用されている。例えば第５図（二示すように、ＡＶ回路
３，５にメモ’） Ａ！ｆｌ 、Ｍ２をそれぞれ設け、
制御信号バスＣＢを介してレベル設定（９） 値をそれぞれメモリＭ１２Ｍ２に書込み、ＡＶ回路６，
５はメモ＋） Ａ（１９ｍ２の記憶内容に従って減衰量
の側副を行なうものである。この場合、ＡＶ回路６とＡ
Ｖ回路５とのレベル設定値が異なる場合が多いので、通
常の制御と同様にしてアドレス信号に 、よりメモリＭ
１．Ｍ’２の何れかが指定されてレベル設定値が書込ま
れることになる。
前述の如きＡＶ回路６，５に於いては、メモリＭ１、Ｍ
２の記憶内容の更新は比較的長期間行なわれないものと
なり、何らかの原因によりメモリＭ１．Ｍ２の記憶内容
が変化しても集中管理制御部では認知できないものであ
った。従って所望のレベル制御ができない場合が生じる
欠点があった。
２の記憶内容の更新は比較的長期間行なわれないものと
なり、何らかの原因によりメモリＭ１．Ｍ２の記憶内容
が変化しても集中管理制御部では認知できないものであ
った。従って所望のレベル制御ができない場合が生じる
欠点があった。
本発明は、前述の如く比較的長期間記録内容を変更しな
いメモリ（二対して、その記憶内容が何らかの原因（二
より変化した場合、それを検出し得るようにすることを
目的とするものである。以下実施例（二ついて詳細に説
明する。
いメモリ（二対して、その記憶内容が何らかの原因（二
より変化した場合、それを検出し得るようにすることを
目的とするものである。以下実施例（二ついて詳細に説
明する。
第４図は本発明の実施例のブロック線図であり。
メモリ１１（二はバス１０を介してレベル設定値が書（
６） 込まれ、そのレベル設定値は可変減衰器等のレベル調整
部へＬＶとして加えられる。又ラッチ回路１２は所定の
周期のクロックＣＬＫによりメモリ１１の出力信号であ
るレベル設定値ＬＶをラッチする。
６） 込まれ、そのレベル設定値は可変減衰器等のレベル調整
部へＬＶとして加えられる。又ラッチ回路１２は所定の
周期のクロックＣＬＫによりメモリ１１の出力信号であ
るレベル設定値ＬＶをラッチする。
−数構出回路１３は、メモリ１１の出力信号とラッチ回
路１２の出力信号とを比較し、一致している場合にハイ
レベルの信号を出力するものとすると、トランジスタ１
４は一致しているときオンとなり、出力端子１５からの
検出信号はローレベルとなる。
路１２の出力信号とを比較し、一致している場合にハイ
レベルの信号を出力するものとすると、トランジスタ１
４は一致しているときオンとなり、出力端子１５からの
検出信号はローレベルとなる。
又不一致の場合にローレベルの１ｇ号が出力されると、
トランジスタ１４はオフとなり、検出信号はハイレベル
となるので、集中管理制御部へ警報信号として送出する
ことかできる。
トランジスタ１４はオフとなり、検出信号はハイレベル
となるので、集中管理制御部へ警報信号として送出する
ことかできる。
前述の如く、定期的にメモリ１１の記憶内容をラッチ回
路１２にラッテしておいて、次のラッチタイミング即ち
タロツクＣＬＫが加えられるまでの間のメモリ１１の記
憶内容が変化するか否か一致検出回路１３で監視するも
ので、メモリ１１の記憶内容が変化したことを検出した
場合ζ二出力される警報信号を集中管理制御部への割込
信号として、Ｃ４） レベル設定値を再びメモリ１１に書込む制御を行なうこ
と（二なる。
路１２にラッテしておいて、次のラッチタイミング即ち
タロツクＣＬＫが加えられるまでの間のメモリ１１の記
憶内容が変化するか否か一致検出回路１３で監視するも
ので、メモリ１１の記憶内容が変化したことを検出した
場合ζ二出力される警報信号を集中管理制御部への割込
信号として、Ｃ４） レベル設定値を再びメモリ１１に書込む制御を行なうこ
と（二なる。
なお−数構出回路１６は、−数構出でローレベルの信号
を出力する構成とすることもでき、その場合は、出力端
子１５からローレベルの信号が出力されたとき、メモリ
１１の記憶内容が変化したことによる不一致の検出信号
となる。
を出力する構成とすることもでき、その場合は、出力端
子１５からローレベルの信号が出力されたとき、メモリ
１１の記憶内容が変化したことによる不一致の検出信号
となる。
又集中管理制御部からレベル設定値を変更する為にメモ
リ１１の内容を書換えた場合にも不一致の検出信号が出
力されること（二なるセゝ゛ｊ集中管理制御部では不一
致の検出信号がメモ９１１の書換え（二よるものである
ことが判っているので何ら問題はない。
リ１１の内容を書換えた場合にも不一致の検出信号が出
力されること（二なるセゝ゛ｊ集中管理制御部では不一
致の検出信号がメモ９１１の書換え（二よるものである
ことが判っているので何ら問題はない。
又前述の実施例は、ＡＶ回路のレベル設定値を記憶する
メモリ１１（二対して記憶内容の変化の有無をチェック
するものであるが、他の制御データ等を記憶するメモリ
に対しても適用することができる。
メモリ１１（二対して記憶内容の変化の有無をチェック
するものであるが、他の制御データ等を記憶するメモリ
に対しても適用することができる。
例えば速度制御システム（二於ける速度の設定値をメモ
リにセットする場合、そのメモリの記憶内容の設定値の
変化の有無をチェックすることができる。
リにセットする場合、そのメモリの記憶内容の設定値の
変化の有無をチェックすることができる。
以上説明したよう（二、本発明は、設定値等のデ（５）
一夕を記憶するメモリの記憶内容を所定の周期で読取っ
てラッチ回路１２でラッチし、そのラッチ出力とメモリ
の記憶内容とを一致検出回路１３で比較するものであり
、メモリの経時変化やソフトエラー等により記憶内容が
変化したことを容易（二且つ迅速（＝検出することがで
きるものとなり、メモリの記憶内容に従ってレベル制御
等の制御が行なわれる場合の制御の信頼性を向上するこ
とができる利点がある。又設定値等のデータはビット数
も余り多くないので、ラッチ回路１２や一致検出回路１
３等は比較的簡単な構成で済むことになり、コストアッ
プは無視し得る程度のものとなる。
てラッチ回路１２でラッチし、そのラッチ出力とメモリ
の記憶内容とを一致検出回路１３で比較するものであり
、メモリの経時変化やソフトエラー等により記憶内容が
変化したことを容易（二且つ迅速（＝検出することがで
きるものとなり、メモリの記憶内容に従ってレベル制御
等の制御が行なわれる場合の制御の信頼性を向上するこ
とができる利点がある。又設定値等のデータはビット数
も余り多くないので、ラッチ回路１２や一致検出回路１
３等は比較的簡単な構成で済むことになり、コストアッ
プは無視し得る程度のものとなる。
第１図はＰＣＭ端局装置の要部ブロック線図、第２図は
回線対応部の要部ブロック線図、第３図はレベル設定値
を記憶するメモリを有するＡＶ回路の説明図、第４図は
本発明の実施例のブロック線図である。 １１はメモリ、１２はラッチ回路、１３は一致検出回路
である。 （６） 第１図 第２図 第３図 第４図
回線対応部の要部ブロック線図、第３図はレベル設定値
を記憶するメモリを有するＡＶ回路の説明図、第４図は
本発明の実施例のブロック線図である。 １１はメモリ、１２はラッチ回路、１３は一致検出回路
である。 （６） 第１図 第２図 第３図 第４図
Claims (1)
- 設定値等のデータを記憶したメモリの記憶内容を所定の
周期で読取ってラッチするラッチ回路、該ラッチ回路の
ラッチ出力と前記メモリの記憶内容とを比較し、不一致
のとき前記メモリの記憶内容が変化したとして信号を出
力する一致検出回路とを備えたことを特徴とするメモリ
チェック回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56212130A JPS58118096A (ja) | 1981-12-29 | 1981-12-29 | メモリチエツク回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56212130A JPS58118096A (ja) | 1981-12-29 | 1981-12-29 | メモリチエツク回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58118096A true JPS58118096A (ja) | 1983-07-13 |
| JPS6230661B2 JPS6230661B2 (ja) | 1987-07-03 |
Family
ID=16617384
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56212130A Granted JPS58118096A (ja) | 1981-12-29 | 1981-12-29 | メモリチエツク回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58118096A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60126754A (ja) * | 1983-12-13 | 1985-07-06 | Yamatake Honeywell Co Ltd | 記憶デ−タの更新方法 |
| JPS61177558A (ja) * | 1985-02-01 | 1986-08-09 | Kanto Seiki Kk | ランダムアクセスメモリの機能チエツク方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5480050A (en) * | 1977-12-09 | 1979-06-26 | Toshiba Corp | Data processor |
-
1981
- 1981-12-29 JP JP56212130A patent/JPS58118096A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5480050A (en) * | 1977-12-09 | 1979-06-26 | Toshiba Corp | Data processor |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60126754A (ja) * | 1983-12-13 | 1985-07-06 | Yamatake Honeywell Co Ltd | 記憶デ−タの更新方法 |
| JPS61177558A (ja) * | 1985-02-01 | 1986-08-09 | Kanto Seiki Kk | ランダムアクセスメモリの機能チエツク方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6230661B2 (ja) | 1987-07-03 |
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