JPS6230661B2 - - Google Patents
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- Publication number
- JPS6230661B2 JPS6230661B2 JP56212130A JP21213081A JPS6230661B2 JP S6230661 B2 JPS6230661 B2 JP S6230661B2 JP 56212130 A JP56212130 A JP 56212130A JP 21213081 A JP21213081 A JP 21213081A JP S6230661 B2 JPS6230661 B2 JP S6230661B2
- Authority
- JP
- Japan
- Prior art keywords
- memory
- circuit
- level
- contents
- signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 230000015654 memory Effects 0.000 claims description 31
- 238000001514 detection method Methods 0.000 claims description 11
- 238000010586 diagram Methods 0.000 description 5
- 230000006870 function Effects 0.000 description 1
- 230000004044 response Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
Landscapes
- Techniques For Improving Reliability Of Storages (AREA)
Description
【発明の詳細な説明】
本発明は、制御データ等を比較的長期間記憶し
ておくメモリの記憶内容の変化をチエツクするメ
モリチエツク回路に関するものである。
ておくメモリの記憶内容の変化をチエツクするメ
モリチエツク回路に関するものである。
PCM端局装置は、例えば第１図に示すよう
に、回線対応部LU1〜LUnとプロセツサCPUと
をデータバスDB及び制御信号バスCBとにより接
続し、プロセツサCPUの制御により回線対応部
LU1〜LUnでアナログ信号から変換したデイジタ
ル信号の多重化を行ない、且つ多重分離したデイ
ジタル信号を回線対応部LU1〜LUnでアナログ信
号に変換するものである。
に、回線対応部LU1〜LUnとプロセツサCPUと
をデータバスDB及び制御信号バスCBとにより接
続し、プロセツサCPUの制御により回線対応部
LU1〜LUnでアナログ信号から変換したデイジタ
ル信号の多重化を行ない、且つ多重分離したデイ
ジタル信号を回線対応部LU1〜LUnでアナログ信
号に変換するものである。
各回線対応部LU1〜LUnは、例えば第２図に示
すように、DA変換器１、フイルタ２、アナログ
ボイス回路３、ハイブリツド回路４の径路でデイ
ジタル信号をアナログ信号に変換して送出し、又
ハイブリツド回路４、アナログボイス回路５、フ
イルタ６、AD変換器７の径路でアナログ信号を
デイジタル信号に変換する構成を有し、アナログ
ボイス回路（以下AV回路と称す）３，５は、各
回線のレベル偏差を補正する為のレベル調整機能
を有するものである。
すように、DA変換器１、フイルタ２、アナログ
ボイス回路３、ハイブリツド回路４の径路でデイ
ジタル信号をアナログ信号に変換して送出し、又
ハイブリツド回路４、アナログボイス回路５、フ
イルタ６、AD変換器７の径路でアナログ信号を
デイジタル信号に変換する構成を有し、アナログ
ボイス回路（以下AV回路と称す）３，５は、各
回線のレベル偏差を補正する為のレベル調整機能
を有するものである。
AV回路３，５に於けるレベル調整は、例えば
抵抗網の接続切換等により減衰量を設定するのが
一般的である。しかし、多数の回線対応に手動で
レベル設定を行なうことは煩雑な作業を伴なう
為、プロセツサCPU等の集中管理制御部からレ
ベル設定を行なうことが採用されている。例えば
第３図に示すように、AV回路３，５にメモリＭ
１，Ｍ２をそれぞれ設け、制御信号バスCBを介
してレベル設定値をそれぞれメモリＭ１，Ｍ２に
書込み、AV回路３，５はメモリＭ１，Ｍ２の記
憶内容に従つて減衰量の制御を行なうものであ
る。この場合、AV回路３とAV回路５とのレベル
設定値が異なる場合が多いので、通常の制御と同
様にしてアドレス信号によりメモリＭ１，Ｍ２の
何れかが指定されてレベル設定値が書込まれるこ
とになる。
抵抗網の接続切換等により減衰量を設定するのが
一般的である。しかし、多数の回線対応に手動で
レベル設定を行なうことは煩雑な作業を伴なう
為、プロセツサCPU等の集中管理制御部からレ
ベル設定を行なうことが採用されている。例えば
第３図に示すように、AV回路３，５にメモリＭ
１，Ｍ２をそれぞれ設け、制御信号バスCBを介
してレベル設定値をそれぞれメモリＭ１，Ｍ２に
書込み、AV回路３，５はメモリＭ１，Ｍ２の記
憶内容に従つて減衰量の制御を行なうものであ
る。この場合、AV回路３とAV回路５とのレベル
設定値が異なる場合が多いので、通常の制御と同
様にしてアドレス信号によりメモリＭ１，Ｍ２の
何れかが指定されてレベル設定値が書込まれるこ
とになる。
前述の如きAV回路３，５に於いては、メモリ
Ｍ１，Ｍ２の記憶内容の更新は比較的長期間行な
われないものとなり、何らかの原因によりメモリ
Ｍ１，Ｍ２の記憶内容が変化しても集中管理制御
部では認知できないものであつた。従つて所望の
レベル制御ができない場合が生じる欠点があつ
た。
Ｍ１，Ｍ２の記憶内容の更新は比較的長期間行な
われないものとなり、何らかの原因によりメモリ
Ｍ１，Ｍ２の記憶内容が変化しても集中管理制御
部では認知できないものであつた。従つて所望の
レベル制御ができない場合が生じる欠点があつ
た。
本発明は、前述の如く比較的長期間記録内容を
変更しないメモリに対して、その記憶内容が何ら
かの原因により変化した場合、それを検出し得る
ようにすることを目的とするものである。以下実
施例について詳細に説明する。
変更しないメモリに対して、その記憶内容が何ら
かの原因により変化した場合、それを検出し得る
ようにすることを目的とするものである。以下実
施例について詳細に説明する。
第４図は本発明の実施例のブロツク線図であ
り、メモリ１１にはバス１０を介してレベル設定
値が書込まれ、そのレベル設定値は可変減衰器等
のレベル調整部へLVとして加えられる。又ラツ
チ回路１２は所定の周期のクロツクCLKにより
メモリ１１の出力信号であるレベル設定値LVを
ラツチする。一致検出回路１３は、メモリ１１の
出力信号とラツチ回路１２の出力信号とを比較
し、一致している場合にハイレベルの信号を出力
するものとすると、トランジスタ１４は一致して
いるときオンとなり、出力端子１５からの検出信
号はローレベルとなる。又不一致の場合にローレ
ベルの信号が出力されると、トランジスタ１４は
オフとなり、検出信号はハイレベルとなるので、
集中管理制御部へ警報信号として送出することが
できる。
り、メモリ１１にはバス１０を介してレベル設定
値が書込まれ、そのレベル設定値は可変減衰器等
のレベル調整部へLVとして加えられる。又ラツ
チ回路１２は所定の周期のクロツクCLKにより
メモリ１１の出力信号であるレベル設定値LVを
ラツチする。一致検出回路１３は、メモリ１１の
出力信号とラツチ回路１２の出力信号とを比較
し、一致している場合にハイレベルの信号を出力
するものとすると、トランジスタ１４は一致して
いるときオンとなり、出力端子１５からの検出信
号はローレベルとなる。又不一致の場合にローレ
ベルの信号が出力されると、トランジスタ１４は
オフとなり、検出信号はハイレベルとなるので、
集中管理制御部へ警報信号として送出することが
できる。
前述の如く、定期的にメモリ１１の記憶内容を
ラツチ回路１２にラツチしておいて、次のラツチ
タイミング即ちクロツクCLKが加えられるまで
の間のメモリ１１の記憶内容が変化するか否か一
致検出回路１３で監視するもので、メモリ１１の
記憶内容が変化したことを検出した場合に出力さ
れる警報信号を集中管理制御部への割込信号とし
て、レベル設定値を再びメモリ１１に書込む制御
を行なうことになる。
ラツチ回路１２にラツチしておいて、次のラツチ
タイミング即ちクロツクCLKが加えられるまで
の間のメモリ１１の記憶内容が変化するか否か一
致検出回路１３で監視するもので、メモリ１１の
記憶内容が変化したことを検出した場合に出力さ
れる警報信号を集中管理制御部への割込信号とし
て、レベル設定値を再びメモリ１１に書込む制御
を行なうことになる。
なお一致検出回路１３は、一致検出でローレベ
ルの信号を出力する構成とすることもでき、その
場合は、出力端子１５からローレベルの信号が出
力されたとき、メモリ１１の記憶内容が変化した
ことによる不一致の検出信号となる。
ルの信号を出力する構成とすることもでき、その
場合は、出力端子１５からローレベルの信号が出
力されたとき、メモリ１１の記憶内容が変化した
ことによる不一致の検出信号となる。
又集中管理制御部からレベル設定値を変更する
為にメモリ１１の内容を書換えた場合にも不一致
の検出信号が出力されることになるが、集中管理
制御部では不一致の検出信号がメモリ１１の書換
えによるものであることが判つているので何ら問
題はない。
為にメモリ１１の内容を書換えた場合にも不一致
の検出信号が出力されることになるが、集中管理
制御部では不一致の検出信号がメモリ１１の書換
えによるものであることが判つているので何ら問
題はない。
又前述の実施例は、AV回路のレベル設定値を
記憶するメモリ１１に対して記憶内容の変化の有
無をチエツクするものであるが、他の制御データ
等を記憶するメモリに対しても適用することがで
きる。例えば速度制御システムに於ける速度の設
定値をメモリにセツトする場合、そのメモリの記
憶内容の設定値の変化の有無をチエツクすること
ができる。
記憶するメモリ１１に対して記憶内容の変化の有
無をチエツクするものであるが、他の制御データ
等を記憶するメモリに対しても適用することがで
きる。例えば速度制御システムに於ける速度の設
定値をメモリにセツトする場合、そのメモリの記
憶内容の設定値の変化の有無をチエツクすること
ができる。
以上説明したように、本発明は、設定値等のデ
ータを記憶するメモリの記憶内容を所定の周期で
読取つてラツチ回路１２でラツチし、そのラツチ
出力とメモリの記憶内容とを一致検出回路１３で
比較するものであり、メモリの経時変化やソフト
エラー等により記憶内容が変化したことを容易に
且つ迅速に検出することができるものとなり、メ
モリの記憶内容に従つてレベル制御等の制御が行
なわれる場合の制御の信頼性を向上することがで
きる利点がある。又設定値等のデータはビツト数
も余り多くないので、ラツチ回路１２や一致検出
回路１３等は比較的簡単な構成で済むことにな
り、コストアツプは無視し得る程度のものとな
る。
ータを記憶するメモリの記憶内容を所定の周期で
読取つてラツチ回路１２でラツチし、そのラツチ
出力とメモリの記憶内容とを一致検出回路１３で
比較するものであり、メモリの経時変化やソフト
エラー等により記憶内容が変化したことを容易に
且つ迅速に検出することができるものとなり、メ
モリの記憶内容に従つてレベル制御等の制御が行
なわれる場合の制御の信頼性を向上することがで
きる利点がある。又設定値等のデータはビツト数
も余り多くないので、ラツチ回路１２や一致検出
回路１３等は比較的簡単な構成で済むことにな
り、コストアツプは無視し得る程度のものとな
る。
第１図はPCM端局装置の要部ブロツク線図、
第２図は回線対応部の要部ブロツク線図、第３図
はレベル設定値を記憶するメモリを有するAV回
路の説明図、第４図は本発明の実施例のブロツク
線図である。 １１はメモリ、１２はラツチ回路、１３は一致
検出回路である。
第２図は回線対応部の要部ブロツク線図、第３図
はレベル設定値を記憶するメモリを有するAV回
路の説明図、第４図は本発明の実施例のブロツク
線図である。 １１はメモリ、１２はラツチ回路、１３は一致
検出回路である。
Claims (1)
- １ 設定値等のデータを記憶したメモリの記憶内
容を所定の周期で読取つてラツチするラツチ回
路、該ラツチ回路のラツチ出力と前記メモリの記
憶内容とを比較し、不一致のとき前記メモリの記
憶内容が変化したとして信号を出力する一致検出
回路とを備えたことを特徴とするメモリチエツク
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56212130A JPS58118096A (ja) | 1981-12-29 | 1981-12-29 | メモリチエツク回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56212130A JPS58118096A (ja) | 1981-12-29 | 1981-12-29 | メモリチエツク回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58118096A JPS58118096A (ja) | 1983-07-13 |
| JPS6230661B2 true JPS6230661B2 (ja) | 1987-07-03 |
Family
ID=16617384
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56212130A Granted JPS58118096A (ja) | 1981-12-29 | 1981-12-29 | メモリチエツク回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58118096A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60126754A (ja) * | 1983-12-13 | 1985-07-06 | Yamatake Honeywell Co Ltd | 記憶デ−タの更新方法 |
| JPS61177558A (ja) * | 1985-02-01 | 1986-08-09 | Kanto Seiki Kk | ランダムアクセスメモリの機能チエツク方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5480050A (en) * | 1977-12-09 | 1979-06-26 | Toshiba Corp | Data processor |
-
1981
- 1981-12-29 JP JP56212130A patent/JPS58118096A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5480050A (en) * | 1977-12-09 | 1979-06-26 | Toshiba Corp | Data processor |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58118096A (ja) | 1983-07-13 |
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