JPS6230462B2 - - Google Patents
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- JPS6230462B2 JPS6230462B2 JP56021097A JP2109781A JPS6230462B2 JP S6230462 B2 JPS6230462 B2 JP S6230462B2 JP 56021097 A JP56021097 A JP 56021097A JP 2109781 A JP2109781 A JP 2109781A JP S6230462 B2 JPS6230462 B2 JP S6230462B2
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- 230000015654 memory Effects 0.000 claims description 37
- 230000002401 inhibitory effect Effects 0.000 claims 2
- 238000001514 detection method Methods 0.000 description 6
- 239000003990 capacitor Substances 0.000 description 5
- 238000010586 diagram Methods 0.000 description 4
- 239000013256 coordination polymer Substances 0.000 description 2
- 230000002265 prevention Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
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- Theoretical Computer Science (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Storage Device Security (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Description
【発明の詳細な説明】
本発明は宅内装置および電話交換機等における
システムデータメモリの保護に関し、特にデータ
メモリの書込み制御におけるデータメモリ保護回
路に関するものである。
システムデータメモリの保護に関し、特にデータ
メモリの書込み制御におけるデータメモリ保護回
路に関するものである。
従来使用されているこの種のデータメモリ保護
回路としては、第１図に示す回路が知られてい
る。この第１図の回路においては、フリツプフロ
ツプ１２２はシステムデータメモリ１２０の書込
み制御を行ない、その出力端子Ｑが低レベル（以
下Ｌレベルという）である場合には、システムデ
ータメモリ１２０を書込み可能にし、高レベル
（以下Ｈレベルという）である場合には、書込み
不可能となる様構成されている（以後この書込み
制御を行なうフリツプフロツプを書込み可能フリ
ツプフロツプと呼ぶ）。
回路としては、第１図に示す回路が知られてい
る。この第１図の回路においては、フリツプフロ
ツプ１２２はシステムデータメモリ１２０の書込
み制御を行ない、その出力端子Ｑが低レベル（以
下Ｌレベルという）である場合には、システムデ
ータメモリ１２０を書込み可能にし、高レベル
（以下Ｈレベルという）である場合には、書込み
不可能となる様構成されている（以後この書込み
制御を行なうフリツプフロツプを書込み可能フリ
ツプフロツプと呼ぶ）。
まづ、中央制御装置からのセツト信号が端子１
００に到来すると抵抗１１０及びコンデンサ１１
１によつて構成される遅延回路によりノイズを除
去し、一定のパルス幅以上の信号のみが書込み可
能フリツプフロツプ１２２の入力端子に伝えられ
る。このフリツプフロツプ１２２はセツトされ出
力ＱはＬレベルに反転する。次に端子１０２より
到来する書込み信号がＬレベルになることにより
オアゲート１２１の出力がＬレベルとなり、シス
テムデータメモリ１２０の書込み制御入力もＬレ
ベルとなることにより、書込み可能状態となる。
書込み可能フリツプフロツプ１２２が書込み可能
状態となつていれば、書込みデータが連続して到
来しても書込み可能である。次にシステムデータ
メモリ１２０へのデータ書込み制御の終了におい
て、データ保護のため、中央制御装置からリセツ
ト信号が端子１０１に到来することによつて、書
込み可能フリツプフロツプ１２２の出力ＱはＨレ
ベルとなる。これにより、オアゲート１２１の出
力はＨレベルとなり、端子１０２に書込み信号が
到来しても書込み不可能状態となることによりシ
ステムデータを保護する。
００に到来すると抵抗１１０及びコンデンサ１１
１によつて構成される遅延回路によりノイズを除
去し、一定のパルス幅以上の信号のみが書込み可
能フリツプフロツプ１２２の入力端子に伝えられ
る。このフリツプフロツプ１２２はセツトされ出
力ＱはＬレベルに反転する。次に端子１０２より
到来する書込み信号がＬレベルになることにより
オアゲート１２１の出力がＬレベルとなり、シス
テムデータメモリ１２０の書込み制御入力もＬレ
ベルとなることにより、書込み可能状態となる。
書込み可能フリツプフロツプ１２２が書込み可能
状態となつていれば、書込みデータが連続して到
来しても書込み可能である。次にシステムデータ
メモリ１２０へのデータ書込み制御の終了におい
て、データ保護のため、中央制御装置からリセツ
ト信号が端子１０１に到来することによつて、書
込み可能フリツプフロツプ１２２の出力ＱはＨレ
ベルとなる。これにより、オアゲート１２１の出
力はＨレベルとなり、端子１０２に書込み信号が
到来しても書込み不可能状態となることによりシ
ステムデータを保護する。
これらの回路構成の欠点としては、中央制御装
置からのセツト信号が端子１００に到来すると抵
抗１１０とコンデンサ１１１よりなるノイズ防止
回路の遅延時間を越えたセツト信号パルス幅を有
する信号によつてのみ書込み可能フリツプフロツ
プ１２２をセツトする様に構成されているが、中
央制御装置より到来するセツトパルス幅は一般に
500nsec程度である為、前記ノイズ防止回路の遅
延時間をあまり大きくとることは不可能である。
この為、外部からの雑音等でセツト信号と同程度
のパルスが到来した場合、前記書込み可能フリツ
プフロツプはセツトされてしまうことになる。一
担セツトされると書込み可能状態となるので書込
み信号が、１０２端子に到来するとシステムデー
タメモリ１２０の内容が書き変わつてしまうとい
う欠点があつた。
置からのセツト信号が端子１００に到来すると抵
抗１１０とコンデンサ１１１よりなるノイズ防止
回路の遅延時間を越えたセツト信号パルス幅を有
する信号によつてのみ書込み可能フリツプフロツ
プ１２２をセツトする様に構成されているが、中
央制御装置より到来するセツトパルス幅は一般に
500nsec程度である為、前記ノイズ防止回路の遅
延時間をあまり大きくとることは不可能である。
この為、外部からの雑音等でセツト信号と同程度
のパルスが到来した場合、前記書込み可能フリツ
プフロツプはセツトされてしまうことになる。一
担セツトされると書込み可能状態となるので書込
み信号が、１０２端子に到来するとシステムデー
タメモリ１２０の内容が書き変わつてしまうとい
う欠点があつた。
本発明の目的は外部からの雑音等でシステムデ
ータメモリが書込み可能状態になることを防止し
正規にシステムデータメモリへのデータ書込みを
行なう場合以外に、システムデータメモリの内容
が書き変わらない様にシステムデータメモリを保
護するデータメモリ保護回路を提供することにあ
る。
ータメモリが書込み可能状態になることを防止し
正規にシステムデータメモリへのデータ書込みを
行なう場合以外に、システムデータメモリの内容
が書き変わらない様にシステムデータメモリを保
護するデータメモリ保護回路を提供することにあ
る。
この目的を達成させる本発明のデータメモリ保
護回路は、中央制御装置からデータメモリにデー
タを書き込む前に該中央制御装置からのデータ書
込み要求信号が任意に設定してあるフオーマツト
と一致しているか否か、例えば前記データ書込み
信号を入力アドレス情報とするリードオンリーメ
モリの出力がデータ書込み信号の到来回数と所定
の関係を有しているかどうかを判定するカウンタ
及び一致検出回路と、該一致が所定回数連続して
いるかを判定するカウンタと、このカウンタの出
力及び中央制御装置からのデータ書込み終了信号
を入力とする書込み可能フリツプフロツプと、も
し不一致と判定したらそれ以前の前記一致回数を
すべて無効にすると供に不一致情報を外部に出力
する手段と、データ書込み要求信号の最初の到来
から経過時間を計数し所定の時間が経過すると以
後再びデータ書込み要求信号が新たに最初から到
来するまで前記一致判定を禁止する カウンタ
とを設け、上記書込み可能フリツプフロツプの出
力によりデータメモリの書込み制御を行なうこと
によつて、データメモリを保護する様構成するこ
とを特徴とする。
護回路は、中央制御装置からデータメモリにデー
タを書き込む前に該中央制御装置からのデータ書
込み要求信号が任意に設定してあるフオーマツト
と一致しているか否か、例えば前記データ書込み
信号を入力アドレス情報とするリードオンリーメ
モリの出力がデータ書込み信号の到来回数と所定
の関係を有しているかどうかを判定するカウンタ
及び一致検出回路と、該一致が所定回数連続して
いるかを判定するカウンタと、このカウンタの出
力及び中央制御装置からのデータ書込み終了信号
を入力とする書込み可能フリツプフロツプと、も
し不一致と判定したらそれ以前の前記一致回数を
すべて無効にすると供に不一致情報を外部に出力
する手段と、データ書込み要求信号の最初の到来
から経過時間を計数し所定の時間が経過すると以
後再びデータ書込み要求信号が新たに最初から到
来するまで前記一致判定を禁止する カウンタ
とを設け、上記書込み可能フリツプフロツプの出
力によりデータメモリの書込み制御を行なうこと
によつて、データメモリを保護する様構成するこ
とを特徴とする。
次に本発明の実施例を第２図、第３図を参照し
て説明する。第２図は本発明の一実施例のデータ
メモリ保護回路図で、端子A0〜A7は入力アドレ
ス端子、端子２００は中央制御装置からのアウト
命令信号入力端子、D0〜D7はそのデータ信号入
力端子である。リードオンリーメモリ（以下
ROMという）２２３には、あらかじめ任意のア
ドレスにデータ（０、０、０、１）、（０、０、
１、０）、（０、０、１、１）……、の如くデータ
設定をしてあり、上記D0〜D7端子がROM２２３
のアドレス入力端子（A7〜A0）に接続されてい
る。
て説明する。第２図は本発明の一実施例のデータ
メモリ保護回路図で、端子A0〜A7は入力アドレ
ス端子、端子２００は中央制御装置からのアウト
命令信号入力端子、D0〜D7はそのデータ信号入
力端子である。リードオンリーメモリ（以下
ROMという）２２３には、あらかじめ任意のア
ドレスにデータ（０、０、０、１）、（０、０、
１、０）、（０、０、１、１）……、の如くデータ
設定をしてあり、上記D0〜D7端子がROM２２３
のアドレス入力端子（A7〜A0）に接続されてい
る。
まず、データの書込みを行なおうとする場合、
中央制御装置よりアウト命令（A7、A6、A5、
A4、A3、A2、A1、A0）＝（１、１、１、１、１、
０、０、０）が端子A7〜A0に到来し、端子２０
０に到来するアウト命令信号（以後IOW信号と
いう）の信号幅の時間だけ、デコーダ２２２の出
力Q0端子がＬレベルに立下がり、インバータゲ
ート２４０を介し、カウンタ２２７にクリアをか
ける。
中央制御装置よりアウト命令（A7、A6、A5、
A4、A3、A2、A1、A0）＝（１、１、１、１、１、
０、０、０）が端子A7〜A0に到来し、端子２０
０に到来するアウト命令信号（以後IOW信号と
いう）の信号幅の時間だけ、デコーダ２２２の出
力Q0端子がＬレベルに立下がり、インバータゲ
ート２４０を介し、カウンタ２２７にクリアをか
ける。
その為、カウンタ２２７の出力はＬレベルとな
りオアゲート２５５を介しカウンタ２２４のクリ
ア端子CLを、また同時にカウンタ２３５のクリ
ア端子CLをＬレベルにして、両カウンタをカウ
ント可能状態にする。次に中央制御装置からアウ
ト命令（A7、A6、A5、A4、A3、A2、A1、A0）＝
（１、１、１、１、１、０、０、１）がA7〜A0端
子に、同時に、そのデータ信号がD0〜D7端子に
到来すると、デコーダ２２２のQ1端子にIOW信
号幅に等しいＬレベルパルスが出力される。この
Ｌレベルパルスはカウンタ２２４の入力端子CP
に入り本カウンタを１計数加算（以下カウントア
ツプという）させ、同時にROM２２３の端子CS
へ入る。ROM２２３はこのCS端子がＬレベルに
なつている時間、つまりIOW信号に等しい時間
だけ前記データD0〜D7をアドレス入力信号とし
て取込むことができるが、この入力アドレスがあ
らかじめ設定してあるアドレスとデータの組み合
わせの内、データ（０、０、０、１）のアドレス
であればROM２２３は出力（Q3、Q2、Q1、Q0）
＝（０、０、０、１）をIOW信号幅に等しい時間
出力する。この出力は一致検出回路２３１に接続
されており、カウンタ２２４の出力状態との一致
をチエツクされる。今カウンタ２２４は１カウン
トアツプされており、出力端子（Ｄ、Ｃ、Ｂ、
Ａ）の状態は（０、０、０、１）でROM２２３
の出力と一致する。一致検出回路２３１はROM
２２３とカウンタ２２４の出力状態が一致してい
ればその一致している時間、つまり、IOW信号
幅に等しいＬレベルパルスを出力する。このパル
スはカウンタ２３５のクロツク入力端子CPに入
り１カウントアツプさせる。
りオアゲート２５５を介しカウンタ２２４のクリ
ア端子CLを、また同時にカウンタ２３５のクリ
ア端子CLをＬレベルにして、両カウンタをカウ
ント可能状態にする。次に中央制御装置からアウ
ト命令（A7、A6、A5、A4、A3、A2、A1、A0）＝
（１、１、１、１、１、０、０、１）がA7〜A0端
子に、同時に、そのデータ信号がD0〜D7端子に
到来すると、デコーダ２２２のQ1端子にIOW信
号幅に等しいＬレベルパルスが出力される。この
Ｌレベルパルスはカウンタ２２４の入力端子CP
に入り本カウンタを１計数加算（以下カウントア
ツプという）させ、同時にROM２２３の端子CS
へ入る。ROM２２３はこのCS端子がＬレベルに
なつている時間、つまりIOW信号に等しい時間
だけ前記データD0〜D7をアドレス入力信号とし
て取込むことができるが、この入力アドレスがあ
らかじめ設定してあるアドレスとデータの組み合
わせの内、データ（０、０、０、１）のアドレス
であればROM２２３は出力（Q3、Q2、Q1、Q0）
＝（０、０、０、１）をIOW信号幅に等しい時間
出力する。この出力は一致検出回路２３１に接続
されており、カウンタ２２４の出力状態との一致
をチエツクされる。今カウンタ２２４は１カウン
トアツプされており、出力端子（Ｄ、Ｃ、Ｂ、
Ａ）の状態は（０、０、０、１）でROM２２３
の出力と一致する。一致検出回路２３１はROM
２２３とカウンタ２２４の出力状態が一致してい
ればその一致している時間、つまり、IOW信号
幅に等しいＬレベルパルスを出力する。このパル
スはカウンタ２３５のクロツク入力端子CPに入
り１カウントアツプさせる。
次に中央制御装置からアウト命令（A7、A6、
A5、A4、A3、A2、A1、A0）＝（１、１、１、１、
１、０、０、１）が順次到来すると、前記と同様
にしてカウンタ２２４はその到来毎に１カウント
アツプを行なう。
A5、A4、A3、A2、A1、A0）＝（１、１、１、１、
１、０、０、１）が順次到来すると、前記と同様
にしてカウンタ２２４はその到来毎に１カウント
アツプを行なう。
すなわち、カウンタ２２４の出力は上記アウト
命令信号の到来回数を示している訳である（以後
このカウンタをアウト命令到来数計数カウンタと
いう）。また同時にD0〜D7端子に到来するデータ
がROM２２３の出力（Q3、Q2、Q1、Q0）を
（０、０、１、０）、（０、０、１、１）……と順
番に増加させる様なROMアドレス情報として到
来すれば、ROM２２３とカウンタ２２４の出力
状態は順次一致し一致検出回路２３１はその都度
Ｌレベルの一致パルスを出力する。カウンタ２３
５がこの一致パルスの数を計数し所定数（第２図
では８カウント）まで達すると、出力ＤはＨレベ
ルに立上がり、インバータ２３６を介しフリツプ
フロツプ２３７の出力ＱはＬレベルに反転する。
これによりオアゲート２３８の片方の入力はＬレ
ベルとなり、端子２０２に中央制御装置からＬレ
ベルのデータメモリ書込み信号（以下MEMW信
号という）が到来する。これにより、オアゲート
２３８の出力もＬレベルとなりシステムデータメ
モリ２３９の書込み制御端子ＷをＬレベルにして
データメモリへの書込みを可能にする。
命令信号の到来回数を示している訳である（以後
このカウンタをアウト命令到来数計数カウンタと
いう）。また同時にD0〜D7端子に到来するデータ
がROM２２３の出力（Q3、Q2、Q1、Q0）を
（０、０、１、０）、（０、０、１、１）……と順
番に増加させる様なROMアドレス情報として到
来すれば、ROM２２３とカウンタ２２４の出力
状態は順次一致し一致検出回路２３１はその都度
Ｌレベルの一致パルスを出力する。カウンタ２３
５がこの一致パルスの数を計数し所定数（第２図
では８カウント）まで達すると、出力ＤはＨレベ
ルに立上がり、インバータ２３６を介しフリツプ
フロツプ２３７の出力ＱはＬレベルに反転する。
これによりオアゲート２３８の片方の入力はＬレ
ベルとなり、端子２０２に中央制御装置からＬレ
ベルのデータメモリ書込み信号（以下MEMW信
号という）が到来する。これにより、オアゲート
２３８の出力もＬレベルとなりシステムデータメ
モリ２３９の書込み制御端子ＷをＬレベルにして
データメモリへの書込みを可能にする。
ところが、中央制御装置からのアウト命令が書
込み要求を行なう意志がないにもかかわらず、書
込み要求情報と一致したとしても、その時のデー
タD0〜D7がROM２２３の出力（Q3、Q2、Q1、
Q0）を（０、０、０、１）とするROMアドレス情
報を等しくなつていなければROM２２３の出力
は（Q3、Q2、Q1、Q0）＝（０、０、０、１）以外
となり、アウト命令計数カウンタ２２４の出力状
態と一致せず、また仮りに１回は何らの条件で一
致したとしても書込み要求と判定する為に必要な
所定一致回数まで連続して一致する確率は非常に
小さい。この場合一回でも不一致が検出されると
ナンドゲート２３４を介し不一致情報がフリツプ
フロツプ２２８をセツトし、その出力ＱをＨレベ
ルにし端子２０３に不一致情報を送出すると共
に、アウト命令計数カウンタ２２４のクリア端子
CLをＨレベルにしてそのカウンタの出力をＬレ
ベルに戻す。また、書込み要求の最初に一度だけ
到来するアウト命令（A7、A6、A5、A4、A3、
A2、A1、A0）＝（１、１、１、１、１、０、０、
０）により、一担クリアされたカウンタ２２７
は、端子２０１に常時到来しているクロツクパル
スによりカウントを開始し所定のカウントで出力
ＤがＨレベルに立上がり、オアゲート２２６の出
力をＨレベルに固定しカウンタ２２７のカウント
アツプを停止させる。この為カウンタ２２７の出
力ＤはＨレベルで固定されオアゲート２２５を介
し、アウト命令計数カウンタ２２４及び前記一致
回数をカウントしているカウンタ２３５のクリア
端子CLをＨレベルにして両カウンタをクリアす
る。
込み要求を行なう意志がないにもかかわらず、書
込み要求情報と一致したとしても、その時のデー
タD0〜D7がROM２２３の出力（Q3、Q2、Q1、
Q0）を（０、０、０、１）とするROMアドレス情
報を等しくなつていなければROM２２３の出力
は（Q3、Q2、Q1、Q0）＝（０、０、０、１）以外
となり、アウト命令計数カウンタ２２４の出力状
態と一致せず、また仮りに１回は何らの条件で一
致したとしても書込み要求と判定する為に必要な
所定一致回数まで連続して一致する確率は非常に
小さい。この場合一回でも不一致が検出されると
ナンドゲート２３４を介し不一致情報がフリツプ
フロツプ２２８をセツトし、その出力ＱをＨレベ
ルにし端子２０３に不一致情報を送出すると共
に、アウト命令計数カウンタ２２４のクリア端子
CLをＨレベルにしてそのカウンタの出力をＬレ
ベルに戻す。また、書込み要求の最初に一度だけ
到来するアウト命令（A7、A6、A5、A4、A3、
A2、A1、A0）＝（１、１、１、１、１、０、０、
０）により、一担クリアされたカウンタ２２７
は、端子２０１に常時到来しているクロツクパル
スによりカウントを開始し所定のカウントで出力
ＤがＨレベルに立上がり、オアゲート２２６の出
力をＨレベルに固定しカウンタ２２７のカウント
アツプを停止させる。この為カウンタ２２７の出
力ＤはＨレベルで固定されオアゲート２２５を介
し、アウト命令計数カウンタ２２４及び前記一致
回数をカウントしているカウンタ２３５のクリア
端子CLをＨレベルにして両カウンタをクリアす
る。
すなわち、最初の書込み要求信号が到来してか
ら所定時間内に書込み可能フリツプフロツプ２３
７を書き込み可能状態にしないとデータメモリへ
の書込みは行なえないことになる。
ら所定時間内に書込み可能フリツプフロツプ２３
７を書き込み可能状態にしないとデータメモリへ
の書込みは行なえないことになる。
また、一致検出回路２３１はその入力が一致し
ている間のみ、Ｌレベルの出力をすることからそ
の不一致情報を出す場合、IOW信号時間内の一
致、不一致を監視しなけてはならない。その為デ
コーダ２２２の端子Q1に出力されるＬレベルパ
ルスの立下がりで、出力を開始し、抵抗２１０、
コンデンサ２１２で設定される時間幅のパルスを
出力するモノステーブルマルチバイブレータ２２
９及び、その出力の立下がりで出力開始し抵抗２
１１、コンデンサ２１３で設定される時間幅のパ
ルスを出力するモノステーブルマルチバイブレー
タ２３０によりIOW信号幅内で終了する短かい
パルスを作りこのパルス時間内のみ一致、不一致
の監視を行なつている。また、不一致情報がナン
ドゲート２３４より出され一担セツトされたフリ
ツプフロツプ２２８は次の中央制御装置からのア
ウト命令信号が到来するかあるいはカウンタ２２
７が所定のカウントを終了してその出力ＤがＨレ
ベルになることによつてインバータ２３３及びア
ンドゲート２３２を介してリセツトされ、その出
力Ｑは不一致情報の表示を解除する。
ている間のみ、Ｌレベルの出力をすることからそ
の不一致情報を出す場合、IOW信号時間内の一
致、不一致を監視しなけてはならない。その為デ
コーダ２２２の端子Q1に出力されるＬレベルパ
ルスの立下がりで、出力を開始し、抵抗２１０、
コンデンサ２１２で設定される時間幅のパルスを
出力するモノステーブルマルチバイブレータ２２
９及び、その出力の立下がりで出力開始し抵抗２
１１、コンデンサ２１３で設定される時間幅のパ
ルスを出力するモノステーブルマルチバイブレー
タ２３０によりIOW信号幅内で終了する短かい
パルスを作りこのパルス時間内のみ一致、不一致
の監視を行なつている。また、不一致情報がナン
ドゲート２３４より出され一担セツトされたフリ
ツプフロツプ２２８は次の中央制御装置からのア
ウト命令信号が到来するかあるいはカウンタ２２
７が所定のカウントを終了してその出力ＤがＨレ
ベルになることによつてインバータ２３３及びア
ンドゲート２３２を介してリセツトされ、その出
力Ｑは不一致情報の表示を解除する。
次にデータメモリ２３９への書込み終了時点で
中央制御装置から書込み停止要求のアウト命令
（A7、A6、A5、A4、A3、A2、A1、A0）＝（１、
１、１、１、１、０、１、０）が到来するとデコ
ーダ２２２の出力Q2にＬレベルパルスが出力さ
れ、書込み可能フリツプフロツプ２３７の入力端
子Ｓに入り出力ＱをＬレベルに固定する。その為
オアゲート２３８の出力もＨレベルに固定され以
後端子２０２を介して到来するMEMW信号によ
つてもデータメモリ２３９は何ら書込み制御を行
なわない書込み不可能状態となる。
中央制御装置から書込み停止要求のアウト命令
（A7、A6、A5、A4、A3、A2、A1、A0）＝（１、
１、１、１、１、０、１、０）が到来するとデコ
ーダ２２２の出力Q2にＬレベルパルスが出力さ
れ、書込み可能フリツプフロツプ２３７の入力端
子Ｓに入り出力ＱをＬレベルに固定する。その為
オアゲート２３８の出力もＨレベルに固定され以
後端子２０２を介して到来するMEMW信号によ
つてもデータメモリ２３９は何ら書込み制御を行
なわない書込み不可能状態となる。
本発明は以上説明した様に、あらかじめ
ROMICの任意のアドレスにデータを（０、０、
０、１）から順次（０、０、１、０）、（０、０、
１、１）……、と設定しておき中央制御装置から
のシステムデータ書込み要求が一定時間内に
ROMの出力（Q3、Q2、Q1、Q0）を（０、０、
０、１）、（０、０、１、０）、（０、０、１、１）
……と順次出力する様なROMアドレス情報とな
る様にし、且つ所定回数到来しなければ雑音等に
よつて生じた誤データとして書込み可能フリツプ
フロツプを書込み可能状態にしない様構成するこ
とにより、システムデータ等の重要なメモリが雑
音その他の原因で不要に書き変わることを防止し
信頼性のあるデータとしての確率を大とする効果
を有している。
ROMICの任意のアドレスにデータを（０、０、
０、１）から順次（０、０、１、０）、（０、０、
１、１）……、と設定しておき中央制御装置から
のシステムデータ書込み要求が一定時間内に
ROMの出力（Q3、Q2、Q1、Q0）を（０、０、
０、１）、（０、０、１、０）、（０、０、１、１）
……と順次出力する様なROMアドレス情報とな
る様にし、且つ所定回数到来しなければ雑音等に
よつて生じた誤データとして書込み可能フリツプ
フロツプを書込み可能状態にしない様構成するこ
とにより、システムデータ等の重要なメモリが雑
音その他の原因で不要に書き変わることを防止し
信頼性のあるデータとしての確率を大とする効果
を有している。
第１図は従来のデータメモリ保護回路図、第２
図は本発明の一実施例の回路図、第３図は本発明
の実施例の回路の動作を説明するタイムチヤート
である。 ２１０，２１１……抵抗、２１２，２１３……
コンデンサ、２２０，２２１，２３２……アンド
ゲート、２２２……デコーダ、２２３……リード
オンリーメモリ、２２４，２２７，２３５……カ
ウンタ、２２５，２２６，２３８……オアゲー
ト、２２８，２３７……フリツプフロツプ、２２
９，２３０……モノステーブルマルチバイブレー
タ、２３１……一致検出回路、２３３，２３６，
２４０……インバータ、２３４……ナンドゲー
ト、２３９……データメモリ。
図は本発明の一実施例の回路図、第３図は本発明
の実施例の回路の動作を説明するタイムチヤート
である。 ２１０，２１１……抵抗、２１２，２１３……
コンデンサ、２２０，２２１，２３２……アンド
ゲート、２２２……デコーダ、２２３……リード
オンリーメモリ、２２４，２２７，２３５……カ
ウンタ、２２５，２２６，２３８……オアゲー
ト、２２８，２３７……フリツプフロツプ、２２
９，２３０……モノステーブルマルチバイブレー
タ、２３１……一致検出回路、２３３，２３６，
２４０……インバータ、２３４……ナンドゲー
ト、２３９……データメモリ。
Claims (1)
- １ 中央制御装置からデータメモリにデータを書
き込む前に該中央制御装置からのデータ書込み要
求信号が任意に設定してあるフオーマツトと一致
しているか否かを判定する手段と、この一致が所
定回数連続して一致していると判定した場合の
み、前記中央制御装置から前記データメモリへの
データ書込みを許可する手段と、不一致を１回で
も判定したとき、それ以前の一致回数をすべて無
効にして該不一致情報を外部に出力する手段と、
前記データ書込み要求信号の最初の到来からの経
過時間を計数し所定の時間内に前記特定回数まで
一致回数が満足されなかつたとき以後再び前記デ
ータ書込み要求信号が新たに最初から到来するま
で一致判定を禁止する手段と、データ書込み終了
を示す信号を入力することによつて以後前記デー
タメモリへのデータ書込みを禁止する手段とを有
することを特徴とするデータメモリ保護回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56021097A JPS57135500A (en) | 1981-02-16 | 1981-02-16 | Data memory protecting circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56021097A JPS57135500A (en) | 1981-02-16 | 1981-02-16 | Data memory protecting circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57135500A JPS57135500A (en) | 1982-08-21 |
| JPS6230462B2 true JPS6230462B2 (ja) | 1987-07-02 |
Family
ID=12045362
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56021097A Granted JPS57135500A (en) | 1981-02-16 | 1981-02-16 | Data memory protecting circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS57135500A (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6275852A (ja) * | 1985-09-30 | 1987-04-07 | Toshiba Corp | 半導体記憶装置 |
| JPS62286143A (ja) * | 1986-06-04 | 1987-12-12 | Oki Electric Ind Co Ltd | 半導体記憶装置 |
| JPS6329859A (ja) * | 1986-07-23 | 1988-02-08 | Sony Tektronix Corp | 記憶保護装置 |
| US5001670A (en) * | 1987-02-06 | 1991-03-19 | Tektronix, Inc. | Nonvolatile memory protection |
| JPS63200254A (ja) * | 1987-02-16 | 1988-08-18 | Nec Corp | メモリ書込制御回路 |
| JPS6446864A (en) * | 1987-08-17 | 1989-02-21 | Mitsubishi Electric Corp | Microcomputer |
| JPH02281351A (ja) * | 1989-04-21 | 1990-11-19 | Aida Eng Ltd | メモリ保護回路 |
| JPH05143478A (ja) * | 1991-11-20 | 1993-06-11 | Sharp Corp | 不揮発性メモリ内容保護装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55130000A (en) * | 1979-03-26 | 1980-10-08 | Mitsubishi Electric Corp | Memory unit |
-
1981
- 1981-02-16 JP JP56021097A patent/JPS57135500A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55130000A (en) * | 1979-03-26 | 1980-10-08 | Mitsubishi Electric Corp | Memory unit |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57135500A (en) | 1982-08-21 |
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