JPS6059597A - Ｅｅｐｒｏｍへの誤デ−タ書込み防止回路 - Google Patents
Ｅｅｐｒｏｍへの誤デ−タ書込み防止回路Info
- Publication number
- JPS6059597A JPS6059597A JP58167555A JP16755583A JPS6059597A JP S6059597 A JPS6059597 A JP S6059597A JP 58167555 A JP58167555 A JP 58167555A JP 16755583 A JP16755583 A JP 16755583A JP S6059597 A JPS6059597 A JP S6059597A
- Authority
- JP
- Japan
- Prior art keywords
- processor unit
- circuit
- terminal voltage
- eeprom
- writing
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
Landscapes
- Techniques For Improving Reliability Of Storages (AREA)
- Read Only Memory (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、電気的に消去・書込みおよび読出しが可能な
不揮発性メモリであるＥＥＰＲＯＭと、とのＥＥＦＲＯ
Ｍへのデータの書込みおよび読出しを制御するプロセッ
サユニットとを備えたシステムにおいて、プロセッサユ
ニットの暴走によりＥＥＰＲＯＭへ誤ったデータが書込
まれるのを防止するＥＥＰＲＯＭへの誤データ書込み防
止回路に関するものである。
不揮発性メモリであるＥＥＰＲＯＭと、とのＥＥＦＲＯ
Ｍへのデータの書込みおよび読出しを制御するプロセッ
サユニットとを備えたシステムにおいて、プロセッサユ
ニットの暴走によりＥＥＰＲＯＭへ誤ったデータが書込
まれるのを防止するＥＥＰＲＯＭへの誤データ書込み防
止回路に関するものである。
一般にプロセッサユニットにより制御されるシステムに
おいて、プロセッサユニットの暴走全検出し、フェール
セーフを図るものとしてウォッチドッグ方式がある。
おいて、プロセッサユニットの暴走全検出し、フェール
セーフを図るものとしてウォッチドッグ方式がある。
第１図に従来用いられているとの種暴走防止回路の基本
構成を示す。図において、Ｃ１はコンデンサであシ、抵
抗Ｒ１を介して電源電圧ｖｌが印加されている。この抵
抗Ｒ１とコンデンサＣ１との接続点に、エミッタ接地の
トランジスタＴ１のコレクタが接続されるとともに、上
記接続点は一方で電圧Ｖ！を基準電圧とする比較器Ｃ０
Ｍ１の入力端子に接続されている。またトランジスタＴ
１のベースは、抵抗Ｒ２および直流阻止用のコンデンサ
Ｃ２を介して図示し々いプロセッサユニットに接続され
、プロセッサユニットが正常な動作を続ける限り、図示
のようなりロックパルスが入力される。したがって、コ
ンデンサＣ１は電源電圧Ｖｔによね充電されてその端子
電圧が次第に上昇しようとするが、プロセッサユニット
が正常に動作している限シ、上記クロックパルスの周期
で放電が繰返されるために、その端子電圧は一定しベル
Ａ以下に抑えられる。したがって第２図に示すように比
較器ＣＯＭの基準電圧■８のレベルＢを上記一定レベル
Ａよシ十分に高いレベルに設定しておけば、比較器Ｃ０
Ｍ１からの出力によってプロセッサユニットの暴走を検
出し、プロセッサユニットをリセットすることによシ、
その暴走を解除することができる。
構成を示す。図において、Ｃ１はコンデンサであシ、抵
抗Ｒ１を介して電源電圧ｖｌが印加されている。この抵
抗Ｒ１とコンデンサＣ１との接続点に、エミッタ接地の
トランジスタＴ１のコレクタが接続されるとともに、上
記接続点は一方で電圧Ｖ！を基準電圧とする比較器Ｃ０
Ｍ１の入力端子に接続されている。またトランジスタＴ
１のベースは、抵抗Ｒ２および直流阻止用のコンデンサ
Ｃ２を介して図示し々いプロセッサユニットに接続され
、プロセッサユニットが正常な動作を続ける限り、図示
のようなりロックパルスが入力される。したがって、コ
ンデンサＣ１は電源電圧Ｖｔによね充電されてその端子
電圧が次第に上昇しようとするが、プロセッサユニット
が正常に動作している限シ、上記クロックパルスの周期
で放電が繰返されるために、その端子電圧は一定しベル
Ａ以下に抑えられる。したがって第２図に示すように比
較器ＣＯＭの基準電圧■８のレベルＢを上記一定レベル
Ａよシ十分に高いレベルに設定しておけば、比較器Ｃ０
Ｍ１からの出力によってプロセッサユニットの暴走を検
出し、プロセッサユニットをリセットすることによシ、
その暴走を解除することができる。
しか１〜、このよう々解除方式の暴走防止回路は、それ
が働いたときにはすべてのＲＡＭデータがクリアされて
しまうことから、いわば最後の手段ともいえるもので、
そのためにレベルＢはレベルＡよシ十分に高く設定し、
確実に暴走したと判断される時にのみ作動するようにし
ている。
が働いたときにはすべてのＲＡＭデータがクリアされて
しまうことから、いわば最後の手段ともいえるもので、
そのためにレベルＢはレベルＡよシ十分に高く設定し、
確実に暴走したと判断される時にのみ作動するようにし
ている。
しかしながら、プロセッサユニットはｈ常の検出レベル
であるレベルＡからレベルＢに至る間に既に暴走を行が
っているのであり、その間の制御は正常なものではなく
、ＥＥＦＲＯＭに対して何らかの信号を送出する危険性
は大いに考えられる。
であるレベルＡからレベルＢに至る間に既に暴走を行が
っているのであり、その間の制御は正常なものではなく
、ＥＥＦＲＯＭに対して何らかの信号を送出する危険性
は大いに考えられる。
特に、書込み信号が送出された場合には、全く異常なデ
ータがＥＥＰＲＯＭに書込まれてしまう結果とも々す、
本来データの確実な保存を目的としてＥＥＦＲＯＭを使
用した意義が失なわれてしまう。
ータがＥＥＰＲＯＭに書込まれてしまう結果とも々す、
本来データの確実な保存を目的としてＥＥＦＲＯＭを使
用した意義が失なわれてしまう。
本発明は、このような事情に鑑みてなされたもので、そ
の目的社プロセッサユニットの暴走開始後、コンデンサ
の端子電圧が一定レベルを越えたことを検出してリセッ
トが行ガわれるまでの間にＥＥＰＲＯＭに書込みが行か
われるのを防ぐ、ＥＥＰＲＯＭへの該データ書込み防止
回路を提供するととにある。
の目的社プロセッサユニットの暴走開始後、コンデンサ
の端子電圧が一定レベルを越えたことを検出してリセッ
トが行ガわれるまでの間にＥＥＰＲＯＭに書込みが行か
われるのを防ぐ、ＥＥＰＲＯＭへの該データ書込み防止
回路を提供するととにある。
このような目的を達成するために、本発明は、プロセッ
サユニットとＩｉＥＰＲＯＭ間の書込み制御信号線上に
接続したゲート回路と、コンデンサの端子電圧が一定レ
ベルを越えると上記ゲート回路を閉じる比較回路とを設
け、この比較回路の基準電圧を、プロセッサユニットが
正常動作中のコンデンサの端子電圧よりは高いが、リセ
ットが行なわれる基準レベルより十分に低く設定したも
のである。以下実施例を用いて本発明の詳細な説明する
。
サユニットとＩｉＥＰＲＯＭ間の書込み制御信号線上に
接続したゲート回路と、コンデンサの端子電圧が一定レ
ベルを越えると上記ゲート回路を閉じる比較回路とを設
け、この比較回路の基準電圧を、プロセッサユニットが
正常動作中のコンデンサの端子電圧よりは高いが、リセ
ットが行なわれる基準レベルより十分に低く設定したも
のである。以下実施例を用いて本発明の詳細な説明する
。
第３図は本発明を電子オドメータシステムに適用した場
合の一実施例を示す構成図である。図において１０は例
えば周知のマイクロブ四セッサからなるプロセッサユニ
ット、２０はプロセッサユニット１０の実行プログラム
を収納したＲＯＭ、 ３０は演算データ収納用のＲＡＭ
、 ４０はＥＥＰＲＯＭである。５０は一定の走行距離
ごとにパルスな送出するセンサ、６０は入力インターフ
ェースであり、このパルスを計数して積算走行距離を表
示器７０に表示する。８０は表示駆動回路である。デー
タの性質上不揮発性が要求されるため、ＥＥＦＲＯＭ４
０を計数部として用いている。Ｄｌがプロセッサユニッ
ト１０とＥＥＰＲＯＭ ４０との間でやりとうされるデ
ータ信号、Ａ１がＥＥＦＲＯＭ４０の特定番地エリアを
指定するアドレス信号、Ｒ１は読出し制御信号、Ｗｌは
書込み制御信号である。
合の一実施例を示す構成図である。図において１０は例
えば周知のマイクロブ四セッサからなるプロセッサユニ
ット、２０はプロセッサユニット１０の実行プログラム
を収納したＲＯＭ、 ３０は演算データ収納用のＲＡＭ
、 ４０はＥＥＰＲＯＭである。５０は一定の走行距離
ごとにパルスな送出するセンサ、６０は入力インターフ
ェースであり、このパルスを計数して積算走行距離を表
示器７０に表示する。８０は表示駆動回路である。デー
タの性質上不揮発性が要求されるため、ＥＥＦＲＯＭ４
０を計数部として用いている。Ｄｌがプロセッサユニッ
ト１０とＥＥＰＲＯＭ ４０との間でやりとうされるデ
ータ信号、Ａ１がＥＥＦＲＯＭ４０の特定番地エリアを
指定するアドレス信号、Ｒ１は読出し制御信号、Ｗｌは
書込み制御信号である。
ここで、プロセッサユニット１０のクロックパルス出力
端子ＣＫに対し、第１図に示したと同様の暴走防止回路
が接続されている。すなわち、当該クロックパルスの送
出が停止した場合、コンデンサＣ１の端子電圧が上昇し
、比較器ＣＯＭ、の基準電圧Ｖ、のレベルＢを越えた時
点でリセット端子Ｒ８にリセット信号が送出される。
端子ＣＫに対し、第１図に示したと同様の暴走防止回路
が接続されている。すなわち、当該クロックパルスの送
出が停止した場合、コンデンサＣ１の端子電圧が上昇し
、比較器ＣＯＭ、の基準電圧Ｖ、のレベルＢを越えた時
点でリセット端子Ｒ８にリセット信号が送出される。
これに対し、コンデンサ０重の端子電圧は、さらに電圧
Ｖ、を基準電圧とする比較器ＣＯＭ、にも入力され、比
較器ＣＯＭ、は、上記端子電圧が基準電圧ｖ３を越えた
ときにその出力なＯ”とする。
Ｖ、を基準電圧とする比較器ＣＯＭ、にも入力され、比
較器ＣＯＭ、は、上記端子電圧が基準電圧ｖ３を越えた
ときにその出力なＯ”とする。
一方、プロセラ号ユニット１０からＥＥＰＲＯＭ４Ｑへ
の誓込み制御信号線上にアンド回路ＡＮＤ ｌが接続さ
れ、上記比較器ＣＯＭ！の出力端子は、書込み制御信号
Ｗ１を一方の入力とする上記アンド回路ＡＮＤ１の他方
の入力端子に接続されている。したがって、比較器ＣＯ
Ｍ、の出力が”Ｏ′となった場合、アンド回路ＡＮＤｌ
はもう一方の入力である書込み制御信号Ｗ１の有無にか
かわらず閉状態と々す、書込み制御信号Ｗ１はＥＥＦＲ
ＯＭ４ Ｇには伝達され彦い。そこで基準電圧ｖｓのレ
ベルＣを第２図に示すように通常動作時におけるコンデ
ンサＣＩの１！１子電圧のレベルＡよりは大きいが、リ
セットの基準レベルＢよ如は十分に小さく、レベルＡに
ぎシぎシに近付けて（例えばレベル人の倍レベル）設定
しておけば、プロセッサユニット１０が暴走を開始し、
コンデンサＣ，の端子電圧が上昇を開始した時点で速や
かにＥＥＦＲＯＭ４ Ｇへの書込みを禁止し、ＥＥＦＲ
ＯＭ４ Ｑへ誤ったデータが書込まれることを未然に防
止することができる。
の誓込み制御信号線上にアンド回路ＡＮＤ ｌが接続さ
れ、上記比較器ＣＯＭ！の出力端子は、書込み制御信号
Ｗ１を一方の入力とする上記アンド回路ＡＮＤ１の他方
の入力端子に接続されている。したがって、比較器ＣＯ
Ｍ、の出力が”Ｏ′となった場合、アンド回路ＡＮＤｌ
はもう一方の入力である書込み制御信号Ｗ１の有無にか
かわらず閉状態と々す、書込み制御信号Ｗ１はＥＥＦＲ
ＯＭ４ Ｇには伝達され彦い。そこで基準電圧ｖｓのレ
ベルＣを第２図に示すように通常動作時におけるコンデ
ンサＣＩの１！１子電圧のレベルＡよりは大きいが、リ
セットの基準レベルＢよ如は十分に小さく、レベルＡに
ぎシぎシに近付けて（例えばレベル人の倍レベル）設定
しておけば、プロセッサユニット１０が暴走を開始し、
コンデンサＣ，の端子電圧が上昇を開始した時点で速や
かにＥＥＦＲＯＭ４ Ｇへの書込みを禁止し、ＥＥＦＲ
ＯＭ４ Ｑへ誤ったデータが書込まれることを未然に防
止することができる。
以上説明したように、本発明によれば、プロセッサユニ
ットからＥＥＰＲＯＭへの査込み制御信号線上にゲート
回路を接続するとともに、プロセッサユニットが正常動
作中はプロセッサユニットから送出されるクロックパル
スの到来ごとに放電、を繰返すためにその端子電圧が一
定レベル以下に抑えられているコンデンサの、当該端子
電圧が一定の基準レベルを越えた場合に上記ゲート回路
を閉じる比較回路を設け、かつこの比較回路の基準レベ
ルを、リセットを行なう基準レベルよシは十分に低く設
定したことにより、プロセッサユニットが暴走を開始し
た場合、１はちにこれを検出してＥＥＦＲＯＭへの書込
みを禁止することができる。
ットからＥＥＰＲＯＭへの査込み制御信号線上にゲート
回路を接続するとともに、プロセッサユニットが正常動
作中はプロセッサユニットから送出されるクロックパル
スの到来ごとに放電、を繰返すためにその端子電圧が一
定レベル以下に抑えられているコンデンサの、当該端子
電圧が一定の基準レベルを越えた場合に上記ゲート回路
を閉じる比較回路を設け、かつこの比較回路の基準レベ
ルを、リセットを行なう基準レベルよシは十分に低く設
定したことにより、プロセッサユニットが暴走を開始し
た場合、１はちにこれを検出してＥＥＦＲＯＭへの書込
みを禁止することができる。
したがって暴走開始から従来の暴走防止回路が働いてリ
セットが行なわれるまでの間にＥＥＰＲＯＭに異常カデ
ータの書込みが行なわれ、ＥＥＰＲＯＭによるデータの
保存が無意味に帰してしまうことを未然に防止すること
ができる。
セットが行なわれるまでの間にＥＥＰＲＯＭに異常カデ
ータの書込みが行なわれ、ＥＥＰＲＯＭによるデータの
保存が無意味に帰してしまうことを未然に防止すること
ができる。
第１図は従来のプロセッサの暴走防止回路の構成例を示
す回路図、第２図はコンデンサの端子電圧と比較器の基
準レベルとの関係を説明するだめの図、第３図は本発明
の一実施例を示す回路図である。 １０・・・・プロセッサユニット、４０ ％ ＋１６・
ＥＥＰＲＯＭ、ｃｍ ＠瞭・争コンデンサ、ＣＯＭＩφ
拳・Φ暴走防止回路を構成する比較器、ＡＮＤ。 ヤ゛・拳・曹込み制御信号線上に接続されたアンド回路
（ゲート回路）、Ｃ０Ｍ１・・・・アンド回路ＡＮＤ
１を制御する比較器。 特許出願人 株式会社小糸製作所 代理人 山川政樹（ほか１名） −９−ｒ・ 第１図 第２図 一時ｎ１
す回路図、第２図はコンデンサの端子電圧と比較器の基
準レベルとの関係を説明するだめの図、第３図は本発明
の一実施例を示す回路図である。 １０・・・・プロセッサユニット、４０ ％ ＋１６・
ＥＥＰＲＯＭ、ｃｍ ＠瞭・争コンデンサ、ＣＯＭＩφ
拳・Φ暴走防止回路を構成する比較器、ＡＮＤ。 ヤ゛・拳・曹込み制御信号線上に接続されたアンド回路
（ゲート回路）、Ｃ０Ｍ１・・・・アンド回路ＡＮＤ
１を制御する比較器。 特許出願人 株式会社小糸製作所 代理人 山川政樹（ほか１名） −９−ｒ・ 第１図 第２図 一時ｎ１
Claims (1)
- ＥＥＰＲＯＭと、とのＥＥＦＲＯＭへのデータの書込み
および読出しを制御するプロセッサユニットと、このプ
ロセッサユニットが正常動作中は当該プロセッサユニッ
トから送出されるクロックパルスの到来ごとに放電を繰
返してその端子電圧が一定レベル以下に抑えられている
コンデンサの当該端子電圧が上記一定レベルより十分に
高く設定された第１の基準電圧を越えたことを検出して
プロセッサユニットをリセットする暴走防止回路とを備
えたシステムにおいて、プロセッサユニットトＥＥＦＲ
ＯＭとを接続する書込み信号線上に接続したゲート回路
と、上記端子電圧が上記一定レベルより高く第１の基準
電圧よりは十分に低く設定された第２の基準電圧を越え
たことを検出して上記ゲート回路を閉じる比較回路とか
らなるＥＥＦＲＯＭへの誤データ書込み防止回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58167555A JPS6059597A (ja) | 1983-09-13 | 1983-09-13 | Ｅｅｐｒｏｍへの誤デ−タ書込み防止回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58167555A JPS6059597A (ja) | 1983-09-13 | 1983-09-13 | Ｅｅｐｒｏｍへの誤デ−タ書込み防止回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6059597A true JPS6059597A (ja) | 1985-04-05 |
Family
ID=15851890
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58167555A Pending JPS6059597A (ja) | 1983-09-13 | 1983-09-13 | Ｅｅｐｒｏｍへの誤デ−タ書込み防止回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6059597A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63122098A (ja) * | 1986-11-12 | 1988-05-26 | Dainippon Printing Co Ltd | メモリ素子 |
| JPS63123185A (ja) * | 1987-08-26 | 1988-05-26 | Dainippon Printing Co Ltd | Ｉｃカ−ド |
| JPS63158682A (ja) * | 1987-11-05 | 1988-07-01 | Dainippon Printing Co Ltd | Ｉｃカード |
| JPS63229697A (ja) * | 1987-03-18 | 1988-09-26 | Toshiba Corp | デ−タ書込制御方式 |
-
1983
- 1983-09-13 JP JP58167555A patent/JPS6059597A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63122098A (ja) * | 1986-11-12 | 1988-05-26 | Dainippon Printing Co Ltd | メモリ素子 |
| JPS63229697A (ja) * | 1987-03-18 | 1988-09-26 | Toshiba Corp | デ−タ書込制御方式 |
| JPS63123185A (ja) * | 1987-08-26 | 1988-05-26 | Dainippon Printing Co Ltd | Ｉｃカ−ド |
| JPS63158682A (ja) * | 1987-11-05 | 1988-07-01 | Dainippon Printing Co Ltd | Ｉｃカード |
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