JPH02207354A - メモリシステム - Google Patents
メモリシステムInfo
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- JPH02207354A JPH02207354A JP1029122A JP2912289A JPH02207354A JP H02207354 A JPH02207354 A JP H02207354A JP 1029122 A JP1029122 A JP 1029122A JP 2912289 A JP2912289 A JP 2912289A JP H02207354 A JPH02207354 A JP H02207354A
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- Japan
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- memory
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- 238000001514 detection method Methods 0.000 claims abstract description 43
- 230000000415 inactivating effect Effects 0.000 abstract 1
- 238000000034 method Methods 0.000 description 11
- 230000007704 transition Effects 0.000 description 4
- 241000691306 Actia Species 0.000 description 2
- 230000005540 biological transmission Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 238000012423 maintenance Methods 0.000 description 1
- 230000014759 maintenance of location Effects 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
Landscapes
- Techniques For Improving Reliability Of Storages (AREA)
- Debugging And Monitoring (AREA)
- Read Only Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
本発明はデータ書込完了検出にデータポーリングを用い
ている不揮発性メモリを含むメモリシステムに関し、詳
しくは、的確なメモリエラー検出を行い得るようにした
メモリシステムに関するものである。
ている不揮発性メモリを含むメモリシステムに関し、詳
しくは、的確なメモリエラー検出を行い得るようにした
メモリシステムに関するものである。
（従来の技術）
近年、コンピュータシステムにおいて、半固定的ではあ
るが時として変更を必要とするデータを格納するメモリ
としてＥ” ＦＲＯＭが用いられることが多い。このＥ
２ＰＲＯＭでは、外部よりバスを介してデータ書込みが
チップに対して行われた後、内部書込みが開始される。
るが時として変更を必要とするデータを格納するメモリ
としてＥ” ＦＲＯＭが用いられることが多い。このＥ
２ＰＲＯＭでは、外部よりバスを介してデータ書込みが
チップに対して行われた後、内部書込みが開始される。
この内部書込みの期間中に外部から同一アドレスのデー
タ読出しが行われると、上記書込みに係るデータの最上
位ビットが反転されたデータが読出される。そこで、こ
のようなＥ２ＦＲＯＭの性質を利用してチップにおける
内部書込みの完了を検出するようにしたのがデータポー
リング方式である。
タ読出しが行われると、上記書込みに係るデータの最上
位ビットが反転されたデータが読出される。そこで、こ
のようなＥ２ＦＲＯＭの性質を利用してチップにおける
内部書込みの完了を検出するようにしたのがデータポー
リング方式である。
つまり、Ｅ２ＰＲＯＭのめる番地に外部からデータを書
込んだ後に、その番地に対し読出しを繰返して行い、自
込んだデータと読出したデータとを比較して一致したと
きにＥ２ＰＲＯＭの内部書込完了と判断する手法がデー
タポーリング方式である。
込んだ後に、その番地に対し読出しを繰返して行い、自
込んだデータと読出したデータとを比較して一致したと
きにＥ２ＰＲＯＭの内部書込完了と判断する手法がデー
タポーリング方式である。
また、Ｅ２ＦＲＯＭは、チップの内部書込みが行われて
いるときＲＤＹ／ＢＵＳＹ端子の内部書込状態信号をＬ
レベルとし、書込み完了後にＨレベルとして出力する。
いるときＲＤＹ／ＢＵＳＹ端子の内部書込状態信号をＬ
レベルとし、書込み完了後にＨレベルとして出力する。
この内部書込状態信号によりＣＰＵへ割込みをかけ、内
部書込完了を通知するようにする手法がＲＤＹ／ＢＬＩ
ＳＹ方式である。
部書込完了を通知するようにする手法がＲＤＹ／ＢＬＩ
ＳＹ方式である。
ここで、Ｅ２ＦＲＯＭが複数用いられてメモリシステム
が構成されると、各メモリチップの内部書込状態信号で
独立に割込みを発生させると、割込回路が複雑となるた
め、各メモリチップの内部書込状態信号の論理和信号で
割込を発生させるのが通常である。この手法では、複数
個のメモリチップへ書込みを行った場合には内部書込み
が最も遅く完了したメモリチップの内部書込状態信号で
割込みを発生させるようにしており、書込みが正常にな
されたか的確に検出する点では、データポーリング方式
より劣るものである。
が構成されると、各メモリチップの内部書込状態信号で
独立に割込みを発生させると、割込回路が複雑となるた
め、各メモリチップの内部書込状態信号の論理和信号で
割込を発生させるのが通常である。この手法では、複数
個のメモリチップへ書込みを行った場合には内部書込み
が最も遅く完了したメモリチップの内部書込状態信号で
割込みを発生させるようにしており、書込みが正常にな
されたか的確に検出する点では、データポーリング方式
より劣るものである。
更に、Ｅ２ＰＲＯＭへ書込みが生じる度合は通常低く、
システムの立上り時や保守時に限られる場合が多い。ま
た、Ｅ２ＦＲＯＭの書込み中はシステムで他のタスクを
実行する必要が少なく、このような場合に割込みレベル
に余裕がなければ、データポーリング方式が有利である
。
システムの立上り時や保守時に限られる場合が多い。ま
た、Ｅ２ＦＲＯＭの書込み中はシステムで他のタスクを
実行する必要が少なく、このような場合に割込みレベル
に余裕がなければ、データポーリング方式が有利である
。
一方、メモリシステムには、書込みに係る原データから
チェックデータを作り、これをメモリへ格納する一方、
メモリから読出した原データ及びチェックデータに基づ
いてメモリエラーを検出するメモリエラー検出回路が設
けられる。そこで、データポーリング方式を採用してい
るメモリシステムでは、データポーリングによるデータ
の読出し中にも上記メモリエラー検出回路が働き、メモ
リエラーが検出されることになる問題点があった。
チェックデータを作り、これをメモリへ格納する一方、
メモリから読出した原データ及びチェックデータに基づ
いてメモリエラーを検出するメモリエラー検出回路が設
けられる。そこで、データポーリング方式を採用してい
るメモリシステムでは、データポーリングによるデータ
の読出し中にも上記メモリエラー検出回路が働き、メモ
リエラーが検出されることになる問題点があった。
（発明が解決しようとする課題）
上記のように従来のメモリシステムでは、データポーリ
ング方式を採用し、かつ、メモリエラー検出回路が設け
られていると、データポーリング中にもメモリエラー検
出回路が働き誤ってメモリエラーが検出されることにな
る問題点があった。
ング方式を採用し、かつ、メモリエラー検出回路が設け
られていると、データポーリング中にもメモリエラー検
出回路が働き誤ってメモリエラーが検出されることにな
る問題点があった。
本発明はこのような従来の問題点に鑑みなされたもので
、その目的はデータポーリング方式を採用していても、
的確にメモリエラー検出を行い得るメモリシステムを提
供することである。
、その目的はデータポーリング方式を採用していても、
的確にメモリエラー検出を行い得るメモリシステムを提
供することである。
［発明の構成コ
（ｉａ１題を解決するための手段）
本発明では、外部からのデータ書込みを受けてから内部
のデータ書込みが完了するまでの間に当該データの読出
しがあると、当該書込みに係るデータとは異なるデータ
を出力する一方、前記内部のデータ書込みの状態を示す
内部書込状態信号を出力するデータ書換え可能な不揮発
性メモリと、この不揮発性メモリに対するデータ書込み
時には与えられる原データからチェックデータを作成し
てこれら原データ及びチェックデータを前記不揮発性メ
モリへ与える一方、データ読出し時には読出した原デー
タ及びチェックデータに基づくエラーチェックを行って
エラー検出信号を出力するメモリエラー検出回路と、 このメモリエラー検出回路から出力される前記エラー検
出信号の送出制御を前記不揮発性メモリから出力される
前記内部書込状態信号に基づき行う送出制御手段とを備
えさせてメモリシステムを構成した。
のデータ書込みが完了するまでの間に当該データの読出
しがあると、当該書込みに係るデータとは異なるデータ
を出力する一方、前記内部のデータ書込みの状態を示す
内部書込状態信号を出力するデータ書換え可能な不揮発
性メモリと、この不揮発性メモリに対するデータ書込み
時には与えられる原データからチェックデータを作成し
てこれら原データ及びチェックデータを前記不揮発性メ
モリへ与える一方、データ読出し時には読出した原デー
タ及びチェックデータに基づくエラーチェックを行って
エラー検出信号を出力するメモリエラー検出回路と、 このメモリエラー検出回路から出力される前記エラー検
出信号の送出制御を前記不揮発性メモリから出力される
前記内部書込状態信号に基づき行う送出制御手段とを備
えさせてメモリシステムを構成した。
（作用）
上記構成によると、メモリエラー検出回路がデータポー
リング中にメモリエラーを誤って検出してエラー検出信
号をアクティブとしても、送出制御手段は不揮発性メモ
リから出力される内部書込状態信号でエラー検出信号を
インアクティブとして送出することができ、データポー
リング中における誤ったメモリエラー検出がそのまま出
力されることはなくなる。
リング中にメモリエラーを誤って検出してエラー検出信
号をアクティブとしても、送出制御手段は不揮発性メモ
リから出力される内部書込状態信号でエラー検出信号を
インアクティブとして送出することができ、データポー
リング中における誤ったメモリエラー検出がそのまま出
力されることはなくなる。
（実施例）
以下、図面を参照して本発明の一実施例を説明する。
第１図は本発明の一実施例に係るメモリシステムのブロ
ック図である。同図において、１００はＥ２ＰＲＯＭを
示し、既述のようにデータポーリング方式で内部書込完
了が検出できる。２００は制御部を示し、アドレスレコ
ーダやバスコントローラ等の必要な周辺デバイスを含み
、メモリシステムを制御する。制御部２００ Ｇ、ｔＥ
” ＦＲＯＭｌｏｏへデータを書込む場合、チップセレ
クト信号Ｃ８、ライト制御信号ＷＲをアクティブ（Ｌレ
ベル）とするとともに、データバス４０１ヘデータを送
出し、かつ、図示せぬアドレスバスへ所要のアドレスデ
ータを送出する。データバス４０１を介してデータがメ
モリエラー検出回路１へ与えられ、メモリエラー検出回
路１では与えられた原データに基づきチェックデータを
作成し、原データとともにチェックデータをバス４０２
を介して１２２８０Ｍ１００へ送出する。１２２８０Ｍ
１００には図示せぬアドレスバスからアドレスデータが
与えられているから、１２２８０Ｍ１００では内部書込
みが開始される。この内部書込みの開始によって１２２
８０Ｍ１００から信号線１０を介して内部書込状態信号
ＲＤＹ／ＢＵＳＹをアクティブ（Ｌレベル）として出力
される。ここまでの動作に対応する信号状態が第２図の
タイミングチャートの「データ書込み」に示されている
。
ック図である。同図において、１００はＥ２ＰＲＯＭを
示し、既述のようにデータポーリング方式で内部書込完
了が検出できる。２００は制御部を示し、アドレスレコ
ーダやバスコントローラ等の必要な周辺デバイスを含み
、メモリシステムを制御する。制御部２００ Ｇ、ｔＥ
” ＦＲＯＭｌｏｏへデータを書込む場合、チップセレ
クト信号Ｃ８、ライト制御信号ＷＲをアクティブ（Ｌレ
ベル）とするとともに、データバス４０１ヘデータを送
出し、かつ、図示せぬアドレスバスへ所要のアドレスデ
ータを送出する。データバス４０１を介してデータがメ
モリエラー検出回路１へ与えられ、メモリエラー検出回
路１では与えられた原データに基づきチェックデータを
作成し、原データとともにチェックデータをバス４０２
を介して１２２８０Ｍ１００へ送出する。１２２８０Ｍ
１００には図示せぬアドレスバスからアドレスデータが
与えられているから、１２２８０Ｍ１００では内部書込
みが開始される。この内部書込みの開始によって１２２
８０Ｍ１００から信号線１０を介して内部書込状態信号
ＲＤＹ／ＢＵＳＹをアクティブ（Ｌレベル）として出力
される。ここまでの動作に対応する信号状態が第２図の
タイミングチャートの「データ書込み」に示されている
。
次に、１２２８０Ｍ１００は第２図に示される「チップ
内部書込期間」に入る。このとき、制御部２００はデー
タポーリングを実行するため、適宜のタイミングでチッ
プセレクト信号Ｏ８，リード制御信号ＭＲＤＣをアクテ
ィブとするとともに、図示せぬアドレスバスへ上記アド
レスデータを送出する。すると、１２２８０Ｍ１００か
らは上記で書込まれたデータの最上位ビットが反転され
たデータ（原データ及びチェックデータ）がバス４０３
を介してメモリエラー検出回路１へ送出される。
内部書込期間」に入る。このとき、制御部２００はデー
タポーリングを実行するため、適宜のタイミングでチッ
プセレクト信号Ｏ８，リード制御信号ＭＲＤＣをアクテ
ィブとするとともに、図示せぬアドレスバスへ上記アド
レスデータを送出する。すると、１２２８０Ｍ１００か
らは上記で書込まれたデータの最上位ビットが反転され
たデータ（原データ及びチェックデータ）がバス４０３
を介してメモリエラー検出回路１へ送出される。
メモリエラー検出回路１は読出した原データからチェッ
クデータを作成し、このチェックデータと続出したチェ
ックデータとを比較する。このとき、内部書込みが行わ
れているため、比較結果は不一致となりメモリエラー検
出回路１は信号８６１７へエラー検出信号をアクティア
（Ｈレベル）として出力するとともに、データバス４０
２へ読出した原データを出力する。制御部２００はデー
タバス４０２から原データを受取ってデータポーリング
を実行する。メモリエラー検出回路１は非保持型とし、
信号線１７を介して送出されるエラー検出信号はＪ−に
フリップフロップ（Ｊ−に−ＦＦ＞ ２の入力端子Ｊへ
与えられる。Ｊ−に−ＦＦ２の入力端子にへはグランド
レベルが与えられクロック端子ＣＬＫにはアンドゲート
４から信号線１２を介して信号が与えられる。また、Ｊ
−に−ＦＦ２のクリア端子ＣＬＲにはオアゲート６から
信号線１６を介してクリア信号が与えられ、セット端子
Ｓへは＋５ｖが与えられている。更に、内部書込状態信
号ＲＤＹ／ＢＬＩＳＹと信号線１１を介して制御部２０
０から送出されるシステムリセット信号ＲＥＳＥＴとは
、オアゲート５へ与えられて、その出力はＤ型フリップ
フロップ（Ｄ−ＦＦ）３のクリア端子ＣＬＲへ信号線１
３を介して与えられている。Ｄ−ＦＦ３のデータ端子り
とプリセット端子ＰＲとには＋５Ｖが与えられ、クロッ
ク端子ＣＬＫにはアンドゲート４の出力信号が信号線１
２を介して与えられている。Ｄ−ＦＦ３の反転出力端子
Ｑの出力信号は信号線１４を介して、また、Ｊ−に−Ｆ
Ｆ２の反転出力端子Ｑの出力信号は信号Ｉｆａ１５を介
して、それぞれナントゲート７へ与えられている。ナン
トゲート７の出力信号及びシステムリセット信＠ｋＴＳ
ＥＴはノアゲート６へ与えられる。システムリセット信
号ＲＥＳＥＴは、システム立上げ時のイニシャライズ等
のときアクティブとされる。Ｊ−に−ＦＦ２の出力端子
Ｑの出力信号は信号線１８を介してメモリエラー検出出
力信号として、制ａ部２００へ与えられる。このように
、Ｊ−に−ＦＦ２とＤ−ＦＦ３と各種ゲートとで構成さ
れる送出制御手段は、内部書込状態信号ＲＤＹ／ＢＵＳ
Ｙがアクティブ（Ｌレベル）のとき、メモリエラー検出
回路１から信号線１７を介して送出されるエラー検出信
号をインアクティブ（ディセーブル）とするように働く
。つまり、第２図に示される「チップ内部書込期間」に
おいてはデータポーリングが行われる毎にアンドゲート
４の出力がＨレベルへ遷移するが（第２図） 、Ｄ−Ｆ
Ｆ３はクリア端子ＣＬＲにオアゲート５を介して内部書
込状態信号ＲＤＹ／ＢＵＳＹによるＬレベルの信号が与
えられることからクリア状態であり、信号線１４へＨレ
ベルの信号を出力する。一方、Ｊ−に−ＦＦ２も当初は
リセット状態であり、信号線１５へＨレベルの信号を出
力しているからナントゲート７の出力はＬレベルとなり
オアゲート６の出力もＬレベルである。このため、Ｊ−
に−ＦＦ２は信号線１７の信号を取込むことなく、信号
線１８のメモリエラー検出出力信号はＬレベルのままで
、誤ってメモリエラー検出がなされることはない。
クデータを作成し、このチェックデータと続出したチェ
ックデータとを比較する。このとき、内部書込みが行わ
れているため、比較結果は不一致となりメモリエラー検
出回路１は信号８６１７へエラー検出信号をアクティア
（Ｈレベル）として出力するとともに、データバス４０
２へ読出した原データを出力する。制御部２００はデー
タバス４０２から原データを受取ってデータポーリング
を実行する。メモリエラー検出回路１は非保持型とし、
信号線１７を介して送出されるエラー検出信号はＪ−に
フリップフロップ（Ｊ−に−ＦＦ＞ ２の入力端子Ｊへ
与えられる。Ｊ−に−ＦＦ２の入力端子にへはグランド
レベルが与えられクロック端子ＣＬＫにはアンドゲート
４から信号線１２を介して信号が与えられる。また、Ｊ
−に−ＦＦ２のクリア端子ＣＬＲにはオアゲート６から
信号線１６を介してクリア信号が与えられ、セット端子
Ｓへは＋５ｖが与えられている。更に、内部書込状態信
号ＲＤＹ／ＢＬＩＳＹと信号線１１を介して制御部２０
０から送出されるシステムリセット信号ＲＥＳＥＴとは
、オアゲート５へ与えられて、その出力はＤ型フリップ
フロップ（Ｄ−ＦＦ）３のクリア端子ＣＬＲへ信号線１
３を介して与えられている。Ｄ−ＦＦ３のデータ端子り
とプリセット端子ＰＲとには＋５Ｖが与えられ、クロッ
ク端子ＣＬＫにはアンドゲート４の出力信号が信号線１
２を介して与えられている。Ｄ−ＦＦ３の反転出力端子
Ｑの出力信号は信号線１４を介して、また、Ｊ−に−Ｆ
Ｆ２の反転出力端子Ｑの出力信号は信号Ｉｆａ１５を介
して、それぞれナントゲート７へ与えられている。ナン
トゲート７の出力信号及びシステムリセット信＠ｋＴＳ
ＥＴはノアゲート６へ与えられる。システムリセット信
号ＲＥＳＥＴは、システム立上げ時のイニシャライズ等
のときアクティブとされる。Ｊ−に−ＦＦ２の出力端子
Ｑの出力信号は信号線１８を介してメモリエラー検出出
力信号として、制ａ部２００へ与えられる。このように
、Ｊ−に−ＦＦ２とＤ−ＦＦ３と各種ゲートとで構成さ
れる送出制御手段は、内部書込状態信号ＲＤＹ／ＢＵＳ
Ｙがアクティブ（Ｌレベル）のとき、メモリエラー検出
回路１から信号線１７を介して送出されるエラー検出信
号をインアクティブ（ディセーブル）とするように働く
。つまり、第２図に示される「チップ内部書込期間」に
おいてはデータポーリングが行われる毎にアンドゲート
４の出力がＨレベルへ遷移するが（第２図） 、Ｄ−Ｆ
Ｆ３はクリア端子ＣＬＲにオアゲート５を介して内部書
込状態信号ＲＤＹ／ＢＵＳＹによるＬレベルの信号が与
えられることからクリア状態であり、信号線１４へＨレ
ベルの信号を出力する。一方、Ｊ−に−ＦＦ２も当初は
リセット状態であり、信号線１５へＨレベルの信号を出
力しているからナントゲート７の出力はＬレベルとなり
オアゲート６の出力もＬレベルである。このため、Ｊ−
に−ＦＦ２は信号線１７の信号を取込むことなく、信号
線１８のメモリエラー検出出力信号はＬレベルのままで
、誤ってメモリエラー検出がなされることはない。
本実施例では、１２１８０Ｍ１００の内部書込みが制御
部２００のデータポーリングとは非同期のため、第２図
のΔ印で示されるように「チップ内部書込み完了」がメ
モリリード中に生じることがあることを考慮し、内部書
込状態信号ＲＤＹ／ＢＵＳＹがインアクティブとなった
ときにただちに、エラー検出信号をディセーブルとする
動作を止めるのではなく、Ｄ−ＦＦ３で次の１２１８０
Ｍ１００に対するメモリリードを持ってディセーブルの
解除を行っている。つまり、「チップ内部書込み完了」
となっても、制御部２００は１２１８０Ｍ１００のデー
タ書込み完了を未だデータポーリングによって検出して
いないため、更に、１２１８０Ｍ１００に対しデータリ
ード動作を行う（「？Ｊで示しである。）。このとき、
既に１２１８０Ｍ１００では内部書込み完了となってい
るため、内部書込状態信号ＲＤＹ／ＢＵＳＹがインアク
ティブ（Ｈレベル）となっており、Ｄ−ＦＦ３のクリア
端子ＣＬＲにはＨレベルの信号が与えられ、強制的にク
リアされる状態ではなくなっている。そこで、制御部２
００の上記メモリリードによりアンドゲート４の出力が
Ｈレベルに遷移して、Ｄ−ＦＦ３がセット状態となり信
号線１４の信号がＬレベルとなり、ナントゲート７の出
力がＨレベルとなってオアゲート６より信号１ｍ１６へ
Ｈレベルの信号が出力されるようになる。これにより、
Ｊ−に−ＦＦ２は強制的にリセット状態におかれる状態
から脱し、クロック端子ＣＬＫの信号がＬレベルに遷移
するときに、入力端子Ｊより信号線１γのエラー検出信
号を取込み保持する状態へ遷移する。即ち、通常のメモ
リエラー検出が開始ぎれる。
部２００のデータポーリングとは非同期のため、第２図
のΔ印で示されるように「チップ内部書込み完了」がメ
モリリード中に生じることがあることを考慮し、内部書
込状態信号ＲＤＹ／ＢＵＳＹがインアクティブとなった
ときにただちに、エラー検出信号をディセーブルとする
動作を止めるのではなく、Ｄ−ＦＦ３で次の１２１８０
Ｍ１００に対するメモリリードを持ってディセーブルの
解除を行っている。つまり、「チップ内部書込み完了」
となっても、制御部２００は１２１８０Ｍ１００のデー
タ書込み完了を未だデータポーリングによって検出して
いないため、更に、１２１８０Ｍ１００に対しデータリ
ード動作を行う（「？Ｊで示しである。）。このとき、
既に１２１８０Ｍ１００では内部書込み完了となってい
るため、内部書込状態信号ＲＤＹ／ＢＵＳＹがインアク
ティブ（Ｈレベル）となっており、Ｄ−ＦＦ３のクリア
端子ＣＬＲにはＨレベルの信号が与えられ、強制的にク
リアされる状態ではなくなっている。そこで、制御部２
００の上記メモリリードによりアンドゲート４の出力が
Ｈレベルに遷移して、Ｄ−ＦＦ３がセット状態となり信
号線１４の信号がＬレベルとなり、ナントゲート７の出
力がＨレベルとなってオアゲート６より信号１ｍ１６へ
Ｈレベルの信号が出力されるようになる。これにより、
Ｊ−に−ＦＦ２は強制的にリセット状態におかれる状態
から脱し、クロック端子ＣＬＫの信号がＬレベルに遷移
するときに、入力端子Ｊより信号線１γのエラー検出信
号を取込み保持する状態へ遷移する。即ち、通常のメモ
リエラー検出が開始ぎれる。
なお、本実施例のメモリエラー検出回路１で作成するチ
ェックデータは、パリティ−データ、ＣＲＣデータ等で
特に制限はない。また、送出制御手段の構成は一例に過
ぎないことは当然である。
ェックデータは、パリティ−データ、ＣＲＣデータ等で
特に制限はない。また、送出制御手段の構成は一例に過
ぎないことは当然である。
［発明の効果］
以上説明したように、本発明によれば、メモリエラー検
出回路がデータポーリング中にメモリエラーを誤って検
出してエラー検出信号をアクティブとしても、送出制御
手段は不揮発性メモリから出力される内部書込状態信号
でエラー検出信号をインアクティブとして送出すること
ができ、データポーリング中における誤ったメモリエラ
ー検出を防ぐことができる。
出回路がデータポーリング中にメモリエラーを誤って検
出してエラー検出信号をアクティブとしても、送出制御
手段は不揮発性メモリから出力される内部書込状態信号
でエラー検出信号をインアクティブとして送出すること
ができ、データポーリング中における誤ったメモリエラ
ー検出を防ぐことができる。
第１図は本発明の一実施例のブロック図、第２図は本発
明の一実施例による動作を説明するためのタイミングチ
ャートである。 １・・・メモリエラー検出回路 ２・・・Ｊ−に−ＦＦ ３・・・Ｄ−ＦＦ ｉｏｏ・・・Ｅ２ＰＲＯＭ ２００・・・制御部 代理人 弁理士 本 １） 崇
明の一実施例による動作を説明するためのタイミングチ
ャートである。 １・・・メモリエラー検出回路 ２・・・Ｊ−に−ＦＦ ３・・・Ｄ−ＦＦ ｉｏｏ・・・Ｅ２ＰＲＯＭ ２００・・・制御部 代理人 弁理士 本 １） 崇
Claims (1)
- 【特許請求の範囲】 外部からのデータ書込みを受けてから内部のデータ書込
みが完了するまでの間に当該データの読出しがあると当
該書込みに係るデータとは異なるデータを出力する一方
、前記内部のデータ書込みの状態を示す内部書込状態信
号を出力するデータ書換え可能な不揮発性メモリと、 この不揮発性メモリに対するデータ書込み時には与えら
れる原データからチェックデータを作成してこれら原デ
ータ及びチェックデータを前記不揮発性メモリへ与える
一方、データ読出し時には読出した原データ及びチェッ
クデータに基づくエラーチェックを行つてエラー検出信
号を出力するメモリエラー検出回路と、 このメモリエラー検出回路から出力される前記エラー検
出信号の送出制御を前記不揮発性メモリから出力される
前記内部書込状態信号に基づき行う送出制御手段とを備
えたことを特徴とするメモリシステム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1029122A JPH02207354A (ja) | 1989-02-08 | 1989-02-08 | メモリシステム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1029122A JPH02207354A (ja) | 1989-02-08 | 1989-02-08 | メモリシステム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02207354A true JPH02207354A (ja) | 1990-08-17 |
Family
ID=12267502
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1029122A Pending JPH02207354A (ja) | 1989-02-08 | 1989-02-08 | メモリシステム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02207354A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6304496B1 (en) * | 1999-10-05 | 2001-10-16 | Mitsubishi Denki Kabishiki Kaisha | Semiconductor memory device with write driver reset function |
-
1989
- 1989-02-08 JP JP1029122A patent/JPH02207354A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6304496B1 (en) * | 1999-10-05 | 2001-10-16 | Mitsubishi Denki Kabishiki Kaisha | Semiconductor memory device with write driver reset function |
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