JP4151408B2 - マイクロプロセッサのための割込み制御器 - Google Patents
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Description
特定の割込みルーチンが、異なるイベントにより、つまりは異なる割込み信号により呼び出された場合、割込みルーチンは、一般的に、1つまたは複数のどのイベントが、割込みルーチンを引き起こしているかを確定することができる。このために、マイクロプロセッサはイベントメモリ信号に対する読み出しアクセスを有する。イベントメモリは、割込みルーチンがイベントメモリの状態の読み出しを完了したときにのみ、リセットされる。これにもまた、プログラムコマンドを使用したリセット手段が必要とされる。
2 割込み肯定応答信号
3 リセット信号
4 イベントメモリ信号
5 設定信号
6 アクティブ化信号
7 イベントパルス信号
8 イベント信号
9 割込み信号
10 データバス
11 読み出し信号
13 データクロック信号
14 データ入力信号
15 第1の書き込み信号
16 個別信号
17 第2の書き込み信号
18 個別信号
19 ソフトウェア制御リセット信号
20 ソフトウェア制御設定信号
30 マイクロプロセッサ
40 イベントメモリ
41 イベントメモリ
50 エッジ検出ブロック
60 論理積機能ブロック
61 論理積機能ブロック
62 論理積機能ブロック
63 論理積機能ブロック
70 論理和機能ブロック
71 論理和機能ブロック
72 論理和機能ブロック
73 論理和機能ブロック
80 読み出しレジスタ
90 反転ブロック
Claims (10)
- 複数のイベントメモリ(40、41)を有するマイクロプロセッサ(30)のための割込み制御器で、前記イベントメモリが結合されて少なくとも1つのグループを作り、前記各イベントメモリが、設定信号(5)のための入力および前記イベントメモリ(40、41)の状態を表現するイベントメモリ信号(4)のための出力を備え、
−イベントメモリ(40、41)のための前記設定信号(5)は、該イベントメモリ(40、41)に関連するイベント信号(8)のアクティブ化が検出されたときにアクティブになり、
−前記イベントメモリ信号(4)は、前記マイクロプロセッサ(30)のための割込み信号(9)に接続されており、
−前記マイクロプロセッサ(30)は、データバス(10)を経由して前記イベントメモリ信号(4)に対する読み出しおよび書き込みアクセスを有し、
−前記イベントメモリ(40、41)は各々、リセット信号(3)のための入力を備える
割込み制御器において、
グループ内のイベントメモリ(40、41)のための前記リセット信号(3)は、前記マイクロプロセッサ(30)が、第1の書き込み信号(15)を使用して、前記イベントメモリ(40、41)を含むグループに対する書き込みアクセスを有効にし、同時に、前記イベントメモリ(40、41)に関連し、前記マイクロプロセッサ(30)に、前記イベントメモリの(40、41)の状態を伝える、前記マイクロプロセッサ(30)からの個別信号(16)が、前記データバス(10)上でアクティブであるときにアクティブになる、ことを特徴とする割込み制御器。 - グループ内の各イベントメモリ(40、41)のための前記リセット信号(3)が、論理積機能(61)からの出力信号の形で獲得され、該論理積機能(61)は、前記それぞれのイベントメモリ(40、41)に関連する、前記データバス(10)上にある前記マイクロプロセッサ(30)からの前記個別信号(16)と、前記マイクロプロセッサ(30)が、前記グループ内の前記イベントメモリ(40、41)にアクセスするために使用する前記第1の書き込み信号(15)を論理的に結合することを特徴とする請求項1に記載の割込み制御器。
- 各イベントメモリ(40、41)は、前記マイクロプロセッサ(30)からの個別信号(16、18)として、適切なグループに対する読み出しアクセス中に、前記それぞれのイベントメモリ(40、41)の状態として前記マイクロプロセッサ(30)に転送されるものと同一のデータバイトのビットを割り当てられることを特徴とする請求項1または2に記載の割込み制御器。
- グループ内のイベントメモリ(40、41)のための前記リセット信号(3)は、さらに、前記マイクロプロセッサ(30)からの割込み肯定応答信号(2)が、前記イベントメモリ(40、41)に関連する割込みルーチンが実行されていることを示したときにも、アクティブになることを特徴とする請求項1〜3のいずれか1項に記載の割込み制御器。
- グループ内の各イベントメモリ(40、41)のための前記リセット信号(3)が、論理和機能(71)からの出力信号の形で獲得され、前記論理和機能(71)は、前記適切な割込み肯定応答信号(2)と、前記論理積機能(61)からの出力信号を論理的に結合し、前記論理積機能(61)は、前記それぞれのイベントメモリ(40、41)に関連する、前記データバス(10)上にある前記マイクロプロセッサ(30)からの前記個別信号(16)と、前記マイクロプロセッサ(30)が、前記グループ内の前記イベントメモリ(40、41)にアクセスするために使用する前記第1の書き込み信号(15)を論理的に結合することを特徴とする請求項4に記載の割込み制御器。
- 前記マイクロプロセッサ(30)が、2つの異なるメモリアドレスを使用して、イベントメモリ(40、41)の各グループに対する書き込みアクセスを有し、前記マイクロプロセッサ(30)が前記第1の書き込み信号(15)および第2の書き込み信号(17)を使用して、グループ内の前記イベントメモリ(40、41)に対する書き込みアクセスを有するようにし、イベントメモリ(40、41)のための前記設定信号(5)は、前記マイクロプロセッサ(30)が前記第2の書き込み信号(17)を使用して、前記イベントメモリ(40、41)を含むグループに対する書き込みアクセスを有効にし、同時に、前記イベントメモリ(40、41)に関連する、前記マイクロプロセッサ(30)からの前記個別信号(18)が前記データバス(10)上でアクティブであるときに、アクティブになることを特徴とする請求項1〜5のいずれか1項に記載の割込み制御器。
- グループ内の各イベントメモリ(40、41)のための前記設定信号(5)が、論理和機能(72)からの出力信号の形で獲得され、前記論理和機能(72)は、前記それぞれのイベントメモリ(40、41)に関連するイベント信号(8)と、論理積機能(62)からの出力信号を論理的に結合し、前記論理積機能(62)は、前記それぞれのイベントメモリ(40、41)に関連する、前記データバス(10)上にある前記マイクロプロセッサ(30)からの前記個別信号(18)と、前記マイクロプロセッサ(30)が、前記グループ内の前記イベントメモリ(40、41)にアクセスするために使用する前記第2の書き込み信号(17)を論理的に結合することを特徴とする請求項6に記載の割込み制御器。
- 前記マイクロプロセッサ(30)がグループに対する書き込みアクセスを有効にするために使用する前記第2のメモリアドレスは、前記マイクロプロセッサ(30)が前記グループに対する読み出しアクセスを有効にするために使用するメモリアドレスと同一であることを特徴とする請求項6または7に記載の割込み制御器。
- イベントメモリ(40、41)は、前記マイクロプロセッサ(30)が前記イベントメモリ(40、41)を含むグループに対する書き込みアクセスを有効にするために前記第2の書き込み信号(17)を使用し、前記イベントメモリ(40、41)に関連する前記個別信号(18)が前記データバス(10)上でアクティブであるとき、設定され、イベントメモリ(40、41)は、前記マイクロプロセッサ(30)が前記イベントメモリ(40、41)を含むグループに対する書き込みアクセスを有効にするために前記第2の書き込み信号(17)を使用し、前記イベントメモリ(40、41)に関連する前記個別信号(18)が前記データバス(10)上で非アクティブであるとき、リセットされることを特徴とする請求項6〜8のいずれか1項に記載の割込み制御器。
- 請求項1〜9のいずれか1項に記載の割込み制御器を用いて、光情報媒体上に情報を記録する、または光情報媒体上の情報を再生する装置。
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