JP2004536365A - マイクロプロセッサのための割込み制御器 - Google Patents

Abstract

【課題】本発明は、複数のイベントメモリ（４０、４１）を有するマイクロプロセッサ（３０）のための割込み制御器で、イベントメモリが結合されて少なくとも１つのグループを作り、各イベントメモリが、設定信号（５）のための入力およびイベントメモリ（４０、４１）の状態を表現するイベントメモリ信号（４）のための出力を備え、
−イベントメモリ（４０、４１）のための設定信号（５）は、このイベントメモリ（４０、４１）に関連するイベント信号（８）のアクティブ化が検出されたときにアクティブになり、
−イベントメモリ信号（４）は、マイクロプロセッサ（３０）のための割込み信号（９）に接続されており、
−マイクロプロセッサ（３０）は、データバス（１０）を経由してイベントメモリ信号（４）に対する読み出しおよび書き込みアクセスを有し、
−イベントメモリ（４０、４１）は各々、リセット信号（３）のための入力を備える
割込制御器において、イベントが処理の中で偶発的に失われることなく、つまりは、処理不可能になることなく、イベントメモリを個々にまたはグループで、個別に変更することができるよう設計された割込み制御器に関する。
【解決手段】このために、グループ内のイベントメモリ（４０、４１）のためのリセット信号（３）は、マイクロプロセッサ（３０）が、第１の書き込み信号（１５）を使用して、このイベントメモリ（４０、４１）を含むグループに対する書き込みアクセスを有効にし、同時に、このイベントメモリ（４０、４１）に関連する、マイクロプロセッサ（３０）からの個別信号（１６）が、データバス（１０）上でアクティブであるときに、アクティブになる。
【選択図】図２

Description

【技術分野】
【０００１】
本発明は、複数のイベントメモリを有するマイクロプロセッサのための割込み制御器で、結合されて少なくとも１つのグループを作り、各イベントメモリが、設定信号のための入力およびイベントメモリの状態を表現するイベントメモリ信号のための出力を備えており、イベントメモリのための設定信号は、このイベントメモリに関連するイベント信号のアクティブ化が検出されたときにアクティブになり、イベントメモリ信号はマイクロプロセッサのための割込み信号に接続されており、マイクロプロセッサは、データバスを経由してイベントメモリ信号に対する読み出しおよび書き込みアクセスを有し、イベントメモリが各々リセット信号のための入力を備える割込み制御器に関する。
【０００２】
この割込み制御器は、例えば、光情報媒体上に情報を記録する、または光情報媒体上の情報を再生する装置内での使用を対象とする。
【背景技術】
【０００３】
割込み制御器は、特定のイベントが発生したときに、マイクロプロセッサ内のプログラムの実行に割込み、割込まれたプログラムの実行が継続される前に、マイクロプロセッサが、割込みルーチンと呼ばれるプログラムルーチンを実行できるようにする。そのようなイベントの発生は、対応するイベント信号のアクティブ化が検出されたときに、マイクロプロセッサに、割込み信号の形で伝えられる。マイクロプロセッサの使用またはタスクによれば、各イベント信号または割込み信号は、それに関連する専用割込みルーチンを備えることができる。代替的には、異なるイベント信号または割込み信号は、同一の割込みルーチンを備え得る。
【０００４】
さらに、個々の割込み信号を、個別にアクティブ化するまたは非アクティブ化するために使用できる割込み制御器が周知である。プログラムの実行に割込むことが不可能で、割込みが再び可能になるまでに、割込み信号が再び実際に非アクティブになってしまうことがあるため、イベント信号のアクティブ化は、一般的に、マイクロプロセッサが、関連する割込みルーチンを実際に実行するまで保存される。このために、「イベントメモリ」が提供され、これは、例えば、エッジ検出の結果として、イベント信号のアクティブ化が検出されたときに設定され、関連する割込みルーチンが実行されたときに、リセットされる。
【０００５】
イベントメモリのリセットは、原則として、割込みルーチンによる影響なしにマイクロプロセッサ自体によって、または割込みルーチンのプログラム指示によって起こり得る。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
プログラムの影響を受けないマイクロプロセッサによる独占的なイベントメモリのリセットは、各割込み信号が関連する専用割込みルーチンを備え、割込み信号を非アクティブ化する手段が、イベントメモリの上流にありさえすれば、通常可能である。
【０００７】
しかしながら、割込み信号を非アクティブ化する手段は、概して、イベントメモリの下流に配置され、割込み信号の短い非アクティブ化中に発生したイベントをも処理できるようになっている。しかしながら、この配置では、新たなアクティブ化の前に、個別単位で、選択的に、非アクティブ化された割込み信号に関連するイベントメモリをリセット可能である必要があり、そうすることによって、例えば長い非アクティブ化の場合などに、相当前のイベントにより、割込みが偶発的に引き起こされるのを防ぐ。これには、プログラムコマンドを使用したリセット手段が必要とされる。
【０００８】
特定の割込みルーチンが、異なるイベントにより、つまりは異なる割込み信号により呼び出された場合、割込みルーチンは、一般的に、１つまたは複数のどのイベントが、割込みルーチンを引き起こしているかを確定することができる。このために、マイクロプロセッサはイベントメモリ信号に対する読み出しアクセスを有する。イベントメモリは、割込みルーチンがイベントメモリの状態の読み出しを完了したときにのみ、リセットされる。これにもまた、プログラムコマンドを使用したリセット手段が必要とされる。
【０００９】
実際は、イベントメモリは、マイクロプロセッサによるアクセスのために、しばしば結合されてグループにされ、効率を改善する。したがって、データバス幅が８ビットのマイクロプロセッサの場合、８個のそれぞれのイベントメモリが結合され、８ビットの値を形成するようにする。８ビットのプロセッサは、したがって、同時に最大８個のイベントメモリにアクセスすることができる。イベントメモリの数が８個を超える場合には、そのようなプロセッサはイベントメモリまたはイベントメモリのグループに、連続的な複数回のステップによってアクセスする必要がある。
【００１０】
イベントメモリをリセットする異なる方法が実務上知られている。
【００１１】
オプションの１つは、グループ内の全てのイベントメモリが、マイクロプロセッサがグループの状態を読み出し完了後すぐに、リセット回路によりリセットされるというものである。しかしながら、この方法では、個々のイベントメモリが、個別にリセットされない。さらに、マイクロプロセッサがグループを読み出しているときにアクティブであると検出したイベントメモリのみがリセットされるよう保証するためには、リセット回路の非常に複雑な導入が必要である。なぜなら、マイクロプロセッサによる読み出しアクセス中、グループのための割込み信号がアクティブになり得、したがって、グループの状態は読み出し中に変更されるからである。マイクロプロセッサが、イベントメモリがアクティブであることを検出しないまま、イベントメモリがリセットされれば、このイベントは処理されず、失われる。
【００１２】
１つのグループ内、または全てのグループ内の全てのイベントメモリが、リセット回路ではなく、プログラムコマンドによりリセットされる場合、特に、グループの状態が、読み出し中または読み出しとリセットの間に新しいイベントにより変更されたとき、上述のケースと同じ問題が生じることは周知である。
【００１３】
マイクロプロセッサに、イベントメモリに対する読み出しアクセスおよび書き込みアクセスの両方を行わせることは既に周知である。これは、例えイベントメモリがグループとして結合されていても、特にリセットなどの、個々のイベントメモリの個別の変更が可能であることを意味する。マイクロプロセッサは、グループの状態を読み出し、リセットされるべきイベントメモリが消去されるよう読み出しが完了したデータ値を変更し、グループに戻って、新しい状態を書き込む。この方法においても、グループの状態が、読み出し中または読み出しと書き込みの間に新しいイベントにより変更されたとき、未処理のイベントが失われる。この場合、マイクロプロセッサは、読み出し中に、非アクティブなままの新しいイベントのためのイベントメモリを検出し、この非アクティブな状態を、それらに戻って書き込み、結果として、イベントが失われる。
【００１４】
本発明は、したがって、導入部分で述べたタイプの割込み制御器を設計するという目的に基づいており、イベントが処理の中で偶発的に失われることなく、つまりは、処理不可能になることなく、イベントメモリを個々にまたはグループで、個別単位で変更することができる。
【課題を解決するための手段】
【００１５】
この目的は、独立特許請求項１に記載の特徴により達成される。好ましい改良については従属特許請求項に記載される。
【００１６】
本発明の割込み制御器においては、グループ内の特定のイベントメモリのためのリセット信号は、マイクロプロセッサが、第１の書き込み信号を使用して、このイベントメモリを含むグループに対する書き込みアクセスを有効にし、同時に、このイベントメモリに関連する、マイクロプロセッサからの個別信号が、データバス上でアクティブであるときに、アクティブになることを特徴とする。本発明の割込み制御器では、したがって、個々のイベントメモリが、プログラムコマンドにより、個別に、そして安全にリセットされる。
【００１７】
本発明の割込み制御器のための好ましい導入オプションの１つにおいて、グループ内の各イベントメモリのためのリセット信号は、論理積機能からの出力信号の形で獲得される。論理積機能は、それぞれのイベントメモリに関連する、データバス上にあるマイクロプロセッサからの個別信号と、マイクロプロセッサが、このグループ内のイベントメモリにアクセスするために使用する第１の書き込み信号を論理的に結合する。
【００１８】
好ましくは、各イベントメモリは、マイクロプロセッサからの個別信号として、適切なグループに対する読み出しアクセス中に、それぞれのイベントメモリの状態としてマイクロプロセッサに転送されるものと同一のデータバイトのビットを割り当てられる。
【００１９】
本発明の割込み制御器の好ましい展開において、グループ内の特定のイベントメモリのためのリセット信号はさらに、マイクロプロセッサからの割込み肯定応答信号が、このイベントメモリに関連する割込みルーチンが実行されていることを示したときにも、アクティブになる。この実施形態においては、個々のイベントメモリが、プログラムコマンドおよびプロセッサ信号の両方により、個別に、そして安全にリセットされる。
【００２０】
この場合、グループ内の各イベントメモリのためのリセット信号は、論理和機能からの出力信号の形で好ましくは獲得される。論理和機能は、適切な割込み肯定応答信号と、論理積機能からの出力信号を論理的に結合する。論理積機能は、それぞれのイベントメモリに関連する、データバス上にあるマイクロプロセッサからの個別信号と、マイクロプロセッサが、このグループ内のイベントメモリにアクセスするために使用する第１の書き込み信号を論理的に結合する。
【００２１】
本発明の割込み制御器は、マイクロプロセッサが、２つの異なるメモリアドレスを使用して、イベントメモリの各グループに対する書き込みアクセスを有し、マイクロプロセッサが第１の書き込み信号および第２の書き込み信号を使用して、グループ内のイベントメモリに対する書き込みアクセスを有するよう設計されれば、特に好ましい。
【００２２】
この場合、イベントメモリは、プログラムコマンドにより、個別にそして安全にリセットされることができるだけでなく、個別にそして安全に設定されることができる。このために、本発明の割込み制御器においては、好ましくは、特定のイベントメモリのための設定信号は、マイクロプロセッサが第２の書き込み信号を使用して、このイベントメモリを含むグループに対する書き込みアクセスを有効にし、同時に、このイベントメモリに関連する、マイクロプロセッサからの個別信号がデータバス上でアクティブであるときに、アクティブになるよう設計される。本発明の割込み制御器のこの変形例では、グループ内の各イベントメモリのための設定信号が、論理和機能からの出力信号の形で獲得されることが好ましい。論理和機能は、それぞれのイベントメモリに関連するイベント信号と、論理積機能からの出力信号を論理的に結合する。論理積機能は、それぞれのイベントメモリに関連する、データバス上にあるマイクロプロセッサからの個別信号と、マイクロプロセッサが、このグループ内のイベントメモリにアクセスするために使用する第２の書き込み信号を論理的に結合する。
【００２３】
この意味で、マイクロプロセッサがグループに対する書き込みアクセスを有効にするために使用する第２のメモリアドレスは、マイクロプロセッサがこのグループに対する読み出しアクセスを有効にするために使用するメモリアドレスと同一であることが、特に好ましい。なぜなら、多数のマイクロプロセッサに周知の「読み出し−修正−書き込み」の指示を、この場合に使うことができるからである。
【００２４】
本発明の割込み制御器の別の好ましい実施形態において、割込み制御器は、個々のイベントメモリの、個別の、安全なリセットのみでなく、プログラムコマンドによる書き込みアクセスを実現し、特定のイベントメモリは、マイクロプロセッサがこのイベントメモリを含むグループに対する書き込みアクセスを有効にするために第２の書き込み信号を使用し、このイベントメモリに関連する個別信号がデータバス上でアクティブであるとき、設定される。特定のイベントメモリは、マイクロプロセッサがこのイベントメモリを含むグループに対する書き込みアクセスを有効にするために第２の書き込み信号を使用し、このイベントメモリに関連する個別信号がデータバス上で非アクティブであるとき、リセットされる。
【００２５】
原則として、イベントメモリは、接続に応じて、非同期的にまたはクロック式に、変更、リセット、および設定することができる。原則として、本発明の開示を好ましく改良および展開するための様々なオプションがある。この点に関し、最初に、特許請求項１に従属する請求項への言及がなされ、次に、本発明の７つの模範的な実施形態に関する以下の説明についての言及が、図２〜８への言及とともになされる。本発明の概念を示すため、本発明の基礎となっている従来の技術も、図１への言及とともに説明される。
【００２６】
本発明は、図面への言及とともに、以下に、より詳細に説明される。
【発明を実施するための最良の形態】
【００２７】
図面中、同一の回路素子および信号は、標準的な参照番号で示される。
【００２８】
従来の技術における割込み制御器で、図１に示されているマイクロプロセッサ３０のための割込み制御器は、この場合、例えば、２個のイベントメモリ４０および４１を備えており、それらは、結合されてグループを形成する。各イベントメモリ４０および４１は、設定信号５のための入力、データクロック信号１３およびデータ入力信号１４のための入力、ならびにそれぞれのイベントメモリ４０または４１の状態を表現するイベントメモリ信号４のための出力を備えている。イベントメモリ４０または４１のための設定信号５は、このイベントメモリ４０または４１に関連するイベント信号８のアクティブ化が、適切なエッジ検出ブロック５０により検出されたときにアクティブになる。この場合、イベントパルス信号７が、エッジ検出ブロック５０からイベントメモリ４０または４１に、設定信号５として送信される。各イベントメモリ４０および４１の下流に配置されているのが、論理積機能ブロック６０の形をした、それぞれの割込みアクティブ化セクションであり、この論理積機能ブロック６０は、割込みイベントのためのアクティブ化信号６とそれぞれのイベントメモリ信号４を論理的に結合する。論理積機能ブロック６０からの出力信号は、割込み信号９と呼ばれ、この場合に示されている例においては、論理和機能ブロック７０を経由して、マイクロプロセッサ３０の割込み入力１に送られる。
【００２９】
マイクロプロセッサ３０からの読み出し信号１１がアクティブ化されると、マイクロプロセッサ３０は、読み出しレジスタ８０からイベントメモリ４０および４１のイベントメモリ信号４を取り出すために、データバス１０を使用することができる。さらに、マイクロプロセッサ３０は、マイクロプロセッサ３０からの書き込み信号１５がアクティブであるとき、イベントメモリ４０および４１に対する書き込みアクセスを有する。イベントメモリ４０または４１に、データクロック信号１３として適用された書き込み信号１５のタイミングに基づいて、それぞれのイベントメモリ４０または４１のためにデータバス１０上にある個別信号１６が、データ入力信号１４として、イベントメモリ４０または４１に書き込まれる。この場合、各イベントメモリ４０および４１は、したがって、各書き込みアクセス動作がマイクロプロセッサ３０によって行われた、書き込まれた新しい情報を有する。
【００３０】
図２〜８に示されている本発明の割込み制御器において、各イベントメモリ４０および４１はそれぞれ、設定信号５のための入力と、リセット信号３のための入力と、さらにはイベントメモリ信号４のための出力を備えたメモリセルから構成される。イベントメモリ４０および４１はそれぞれ、結合されてグループを形成する。
【００３１】
図１に示された既存の割込み制御器の場合、個々のイベントメモリ４０または４１のための設定信号５は、このイベントメモリ４０または４１に関連するイベント信号８のアクティブ化が検出されたときに、アクティブになる。各イベントメモリ４０、４１からのイベントメモリ信号４は、論理積機能ブロック６０を経由して、マイクロプロセッサ３０のための割込み信号９に接続され、アクティブ化信号６を使用して、それぞれのイベントメモリ信号４がアクティブ化または非アクティブ化されるようにする。好ましくは、アクティブ化信号６はマイクロプロセッサ３０のデータメモリのための状態信号の形をとる。
【００３２】
割込み信号９は、マイクロプロセッサ３０の割込み入力１に、図３、５、７および８の場合は直接、図２、４、６の場合は、論理和機能ブロック７０を経由して接続される。論理和機能ブロック７０を使用して、複数のイベントからの割込み信号９を、１つの割込み入力１に結合することができる。
【００３３】
図２〜８に示されている本発明の割込み制御器において、図１に示されている割込み制御器の場合と同様、マイクロプロセッサ３０はさらに、グループ内の全てのイベントメモリ４０および４１からの、データ値としてのイベントメモリ信号４に対する読み出しアクセスを有する。読み出しレジスタ８０の各メモリ状態は、したがって、マイクロプロセッサ３０のためのデータバイトの１ビットを表す。
【００３４】
図２に示されている割込み制御器において、イベントメモリ４０または４１のためのリセット信号３は、マイクロプロセッサ３０が、このイベントメモリ４０または４１を含むグループに対する書き込みアクセスを有効にし、同時に、グループ内のこのイベントメモリ４０または４１に関連する、マイクロプロセッサ３０からの個別信号１６が、データバス１０上でアクティブであるとき、アクティブになる。好ましくは、これは、適切なグループに対する読み出しアクセス中にマイクロプロセッサ３０に同じく転送されているイベントメモリ４０または４１の状態に基づいて、データバイトの同一のビットを使用して行われる。このために、マイクロプロセッサ３０からの書き込み信号１５およびイベントメモリ４０または４１のための個別信号１６が、論理積機能ブロック６１により論理的に結合される。論理積機能ブロック６１の出力信号は、それぞれのイベントメモリ４０または４１のためのソフトウェア制御リセット信号１９を形成する。図２に示された本発明の割込み制御器の実施形態は、したがって、プログラムコマンドによる、個々のイベントメモリ４０および４１の、個別の、安全なリセットを実現する。
【００３５】
図３に示されている割込み制御器の場合、図２に示されている変形例と比較してみると、イベントメモリ４０または４１のためのリセット信号３は、さらに、マイクロプロセッサ３０からの割込み肯定応答信号２が、このイベントメモリ４０または４１に関連する割込みルーチンが実行されていることを示したときにも、アクティブになる。このために、マイクロプロセッサ３０からの割込み肯定応答信号２およびそれぞれのイベントメモリ４０または４１のためのソフトウェア制御リセット信号１９が、論理和機能ブロック７１により論理的に結合される。論理和機能ブロック７１の出力信号は、それぞれのイベントメモリ４０または４１のためのリセット信号３を形成する。本発明の割込み制御器のこの変形例において、個々のイベントメモリ４０および４１は、プログラムコマンドおよびプロセッサ信号の両方により、個別に、そして安全にリセットされる。
【００３６】
図４〜８に示されている本発明の割込み制御器において、マイクロプロセッサは、２つの異なるメモリアドレスを使用した、イベントメモリ４０および４１の各グループに対する書き込みアクセスを有する。
【００３７】
マイクロプロセッサ３０からの第１の書き込み信号１５を使用した、第１のメモリアドレス下でのマイクロプロセッサ３０による書き込みアクセスの場合、イベントメモリ４０または４１のためのリセット信号３は、図２に関連して説明されたように、アクティブになる。さらに、イベントメモリ４０または４１のための設定信号５は、このイベントメモリ４０または４１に関連するイベント信号８のアクティブ化が検出されたときだけでなく、マイクロプロセッサが、マイクロプロセッサ３０からの第２の書き込み信号１７を使用して、第２のメモリアドレス下で、このイベントメモリ４０または４１を含むグループに対する書き込みアクセスを有効にし、同時に、グループ内のイベントメモリ４０または４１に関連する、データバス１０上の個別信号１８がアクティブであるとき、アクティブになる。好ましくは、これは、グループに対する読み出しアクセス中にマイクロプロセッサ３０に同じく転送されている適切なイベントメモリ４０または４１の状態に基づいて、データバイトの同一のビットを使用して行われる。さらに、マイクロプロセッサ３０が、グループに対する書き込みアクセスを有効にするために使用する第２のメモリアドレスは、マイクロプロセッサ３０がこのグループに対する読み出しアクセスを有効にするために使用するメモリアドレスと好ましくは同一である。これは、多数のマイクロプロセッサに周知の「読み出し−修正−書き込み」の指示を、この場合に使うことができるからである。このために、マイクロプロセッサ３０からの書き込み信号１７およびイベントメモリ４０または４１のための個別信号１８は論理積機能ブロック６２により論理的に結合される。論理積機能ブロック６２の出力信号は、それぞれのイベントメモリ４０または４１のためのソフトウェア制御設定信号２０を形成する。この設定信号２０は、論理和機能ブロック７２により、イベントパルス信号７と論理的に結合される。論理和機能ブロック７２からの出力信号は、したがって、それぞれのイベントメモリ４０または４１のための設定信号５を形成する。
【００３８】
上述の本発明の割込み制御器の実施形態が図４に示されており、プログラムコマンドによる、個々のイベントメモリ４０または４１の、個別の、安全なリセットおよび設定を実現する。この変形例は、図３に関連して説明された、割込み肯定応答信号２を使用したリセットというオプションと組合わせることもでき、図５に、それが示されている。
【００３９】
図６〜８に示されている本発明の割込み制御器の変形例において、マイクロプロセッサ３０による書き込みアクションの結果として、イベントメモリ４０および４１を個別にリセットする他に、マイクロプロセッサ３０による書き込みアクションの結果として、イベントメモリ４０および４１を変更することも可能である。イベントメモリ４０および４１は、マイクロプロセッサ３０が、第２のメモリアドレスを使用して、それぞれのイベントメモリ４０または４１を含むグループに対する書き込みアクセスを有効にしたときに、必ず変更される。図６および７に示されている割込み制御器の場合、グループ内のこのイベントメモリ４０または４１に関連する、マイクロプロセッサ３０からの個別信号１８がアクティブであるとき、適切な設定信号５がアクティブになるか、グループ内のこのイベントメモリ４０または４１に関連する、マイクロプロセッサ３０からの個別信号１８が非アクティブであるとき、対応するリセット信号３がアクティブになるかのいずれかである。好ましくは、これは、適切なグループに対する読み出しアクセス中にマイクロプロセッサ３０に同じく転送されているそれぞれのイベントメモリ４０または４１の状態に基づいて、データバイトの同一のビットを使用して行われる。さらに、マイクロプロセッサ３０が、グループに対する書き込みアクセスを有効にするために使用する第２のメモリアドレスは、マイクロプロセッサ３０が読み出しアクセスを有効にするために使用するメモリアドレスと好ましくは同一であり、多数のマイクロプロセッサに周知の「読み出し−修正−書き込み」の指示を、使うことができるようにする。
【００４０】
図６に示されている本発明の割込み制御器の実施形態において、イベントメモリ４０および４１は、それぞれの論理和機能ブロック７３により個別にリセットおよび変更される。論理和機能ブロック７３の出力信号は、イベントメモリ４０または４１のためのリセット信号３を形成し、論理和機能ブロック７３は、２つの論理積機能ブロック６１および６３からの出力信号を、互いに、論理的に結合する。論理積機能ブロック６１は、マイクロプロセッサ３０からの第１の書き込み信号１５と、それぞれのイベントメモリ４０または４１に関連する、マイクロプロセッサ３０のデータバス１０上にある個別信号１６を論理的に結合し、それは、イベントメモリ４０または４１の個別のリセットを生み出す。論理積機能ブロック６３は、マイクロプロセッサ３０からの第２の書き込み信号１７と、それぞれのイベントメモリ４０または４１に関連する、しかし反転ブロック９０を使用して事前に反転されたマイクロプロセッサ３０のデータバス１０上にある個別信号１８を論理的に結合する。さらに、それぞれのイベントメモリ４０または４１に関連する、マイクロプロセッサ３０のデータバス１０上にある個別信号１８は、論理積機能ブロック６２により、マイクロプロセッサ３０からの第２の書き込み信号１７と論理的に結合される。この論理積機能ブロック６２は、ソフトウェア制御設定信号２０を供給する。ソフトウェア制御設定信号２０は、論理和機能ブロック７２により、それぞれのイベントメモリ４０または４１のためのエッジ検出ブロック５０からのイベントパルス信号７と論理的に結合される。この論理和機能ブロック７２からの出力信号は、それぞれのイベントメモリ４０または４１のための設定信号５として使用される。
【００４１】
図６に示されている回路の配置と比較してみると、図７に示されている回路の配置は、イベントメモリ４０および４１がマイクロプロセッサ３０からの割込み肯定応答信号２によっても個別にリセットされるというオプションにより補完されているだけである。
【００４２】
図８に示されている割込み制御器の場合、イベントメモリ４０および４１は、第２の書き込み信号１７がアクティブであるとき、データバス１０上にある関連する個別信号１８を用いて各々直接オーバーライトされる。このために、書き込み信号１７が、データクロック信号１３としてイベントメモリ４０または４１に送られ、一方では、データバス１０上にある個別信号１８がイベントメモリ４０または４１のためのデータ入力信号１４を形成する。
【００４３】
本明細書中に記載された本発明の実施形態は、例示に過ぎない。発明の開示範囲を基礎として、当業者は、本発明の範囲内の割込み制御器の他の実施形態を実現することができる。
【図面の簡単な説明】
【００４４】
【図１】従来の技術による割込み制御器の基本的な回路図を示したものである。
【図２】マイクロプロセッサによる書き込みアクションの結果としてイベントメモリの個別のリセットを実現する、本発明の割込み制御器の基本的な回路図を示したものである。
【図３】マイクロプロセッサによる書き込みアクションの結果として、およびマイクロプロセッサからの割込み肯定応答信号の結果として、イベントメモリの個別のリセットを実現する、本発明の割込み制御器の基本的な回路図を示したものである。
【図４】マイクロプロセッサによる書き込みアクションの結果としてイベントメモリの個別のリセットおよび個別の設定を実現する、本発明の割込み制御器の基本的な回路図を示したものである。
【図５】マイクロプロセッサによる書き込みアクションの結果として、およびマイクロプロセッサからの割込み肯定応答信号の結果として、イベントメモリの個別のリセットを実現し、マイクロプロセッサによる書き込みアクションの結果としてイベントメモリの個別の設定を実現する、本発明の割込み制御器の基本的な回路図を示したものである。
【図６】マイクロプロセッサによる書き込みアクションの結果としてイベントメモリの個別のリセットを実現し、マイクロプロセッサによる書き込みアクションの結果としてイベントメモリの非同期的な変更を実現する、本発明の割込み制御器の基本的な回路図を示したものである。
【図７】マイクロプロセッサによる書き込みアクションの結果として、およびマイクロプロセッサからの割込み肯定応答信号の結果として、イベントメモリの個別のリセットを実現し、マイクロプロセッサによる書き込みアクションの結果としてイベントメモリの非同期的な変更を実現する、本発明の割込み制御器の基本的な回路図を示したものである。
【図８】マイクロプロセッサによる書き込みアクションの結果として、およびマイクロプロセッサからの割込み肯定応答信号の結果として、イベントメモリの個別のリセットを実現し、マイクロプロセッサによる書き込みアクションの結果としてイベントメモリのクロック式の変更を実現する、本発明の割込み制御器の基本的な回路図を示したものである。
【符号の説明】
【００４５】
１ 割込み入力
２ 割込み肯定応答信号
３ リセット信号
４ イベントメモリ信号
５ 設定信号
６ アクティブ化信号
７ イベントパルス信号
８ イベント信号
９ 割込み信号
１０ データバス
１１ 読み出し信号
１３ データクロック信号
１４ データ入力信号
１５ 第１の書き込み信号
１６ 個別信号
１７ 第２の書き込み信号
１８ 個別信号
１９ ソフトウェア制御リセット信号
２０ ソフトウェア制御設定信号
３０ マイクロプロセッサ
４０ イベントメモリ
４１ イベントメモリ
５０ エッジ検出ブロック
６０ 論理積機能ブロック
６１ 論理積機能ブロック
６２ 論理積機能ブロック
６３ 論理積機能ブロック
７０ 論理和機能ブロック
７１ 論理和機能ブロック
７２ 論理和機能ブロック
７３ 論理和機能ブロック
８０ 読み出しレジスタ
９０ 反転ブロック

Claims (10)

1. 複数のイベントメモリ（４０、４１）を有するマイクロプロセッサ（３０）のための割込み制御器で、前記イベントメモリが結合されて少なくとも１つのグループを作り、前記各イベントメモリが、設定信号（５）のための入力および前記イベントメモリ（４０、４１）の状態を表現するイベントメモリ信号（４）のための出力を備え、
   −イベントメモリ（４０、４１）のための前記設定信号（５）は、該イベントメモリ（４０、４１）に関連するイベント信号（８）のアクティブ化が検出されたときにアクティブになり、
   −前記イベントメモリ信号（４）は、前記マイクロプロセッサ（３０）のための割込み信号（９）に接続されており、
   −前記マイクロプロセッサ（３０）は、データバス（１０）を経由して前記イベントメモリ信号（４）に対する読み出しおよび書き込みアクセスを有し、
   −前記イベントメモリ（４０、４１）は各々、リセット信号（３）のための入力を備える
   割込制御器において、
   グループ内のイベントメモリ（４０、４１）のための前記リセット信号（３）は、前記マイクロプロセッサ（３０）が、第１の書き込み信号（１５）を使用して、前記イベントメモリ（４０、４１）を含むグループに対する書き込みアクセスを有効にし、同時に、前記イベントメモリ（４０、４１）に関連する、前記マイクロプロセッサ（３０）からの個別信号（１６）が、前記データバス（１０）上でアクティブであるときに、アクティブになることを特徴とする割込み制御器。
2. グループ内の各イベントメモリ（４０、４１）のための前記リセット信号（３）が、論理積機能（６１）からの出力信号の形で獲得され、該論理積機能（６１）は、前記それぞれのイベントメモリ（４０、４１）に関連する、前記データバス（１０）上にある前記マイクロプロセッサ（３０）からの前記個別信号（１６）と、前記マイクロプロセッサ（３０）が、前記グループ内の前記イベントメモリ（４０、４１）にアクセスするために使用する前記第１の書き込み信号（１５）を論理的に結合することを特徴とする請求項１に記載の割込み制御器。
3. 各イベントメモリ（４０、４１）は、前記マイクロプロセッサ（３０）からの個別信号（１６、１８）として、適切なグループに対する読み出しアクセス中に、前記それぞれのイベントメモリ（４０、４１）の状態として前記マイクロプロセッサ（３０）に転送されるものと同一のデータバイトのビットを割り当てられることを特徴とする請求項１または２に記載の割込み制御器。
4. グループ内のイベントメモリ（４０、４１）のための前記リセット信号（３）は、さらに、前記マイクロプロセッサ（３０）からの割込み肯定応答信号（２）が、前記イベントメモリ（４０、４１）に関連する割込みルーチンが実行されていることを示したときにも、アクティブになることを特徴とする請求項１〜３のいずれか１項に記載の割込み制御器。
5. グループ内の各イベントメモリ（４０、４１）のための前記リセット信号（３）が、論理和機能（７１）からの出力信号の形で獲得され、前記論理和機能（７１）は、前記適切な割込み肯定応答信号（２）と、前記論理積機能（６１）からの出力信号を論理的に結合し、前記論理積機能（６１）は、前記それぞれのイベントメモリ（４０、４１）に関連する、前記データバス（１０）上にある前記マイクロプロセッサ（３０）からの前記個別信号（１６）と、前記マイクロプロセッサ（３０）が、前記グループ内の前記イベントメモリ（４０、４１）にアクセスするために使用する前記第１の書き込み信号（１５）を論理的に結合することを特徴とする請求項４に記載の割込み制御器。
6. 前記マイクロプロセッサ（３０）が、２つの異なるメモリアドレスを使用して、イベントメモリ（４０、４１）の各グループに対する書き込みアクセスを有し、前記マイクロプロセッサ（３０）が前記第１の書き込み信号（１５）および第２の書き込み信号（１７）を使用して、グループ内の前記イベントメモリ（４０、４１）に対する書き込みアクセスを有するようにし、イベントメモリ（４０、４１）のための前記設定信号（５）は、前記マイクロプロセッサ（３０）が前記第２の書き込み信号（１７）を使用して、前記イベントメモリ（４０、４１）を含むグループに対する書き込みアクセスを有効にし、同時に、前記イベントメモリ（４０、４１）に関連する、前記マイクロプロセッサ（３０）からの前記個別信号（１８）が前記データバス（１０）上でアクティブであるときに、アクティブになることを特徴とする請求項１〜５のいずれか１項に記載の割込み制御器。
7. グループ内の各イベントメモリ（４０、４１）のための前記設定信号（５）が、論理和機能（７２）からの出力信号の形で獲得され、前記論理和機能（７２）は、前記それぞれのイベントメモリ（４０、４１）に関連するイベント信号（８）と、論理積機能（６２）からの出力信号を論理的に結合し、前記論理積機能（６２）は、前記それぞれのイベントメモリ（４０、４１）に関連する、前記データバス（１０）上にある前記マイクロプロセッサ（３０）からの前記個別信号（１８）と、前記マイクロプロセッサ（３０）が、前記グループ内の前記イベントメモリ（４０、４１）にアクセスするために使用する前記第２の書き込み信号（１７）を論理的に結合することを特徴とする請求項６に記載の割込み制御器。
8. 前記マイクロプロセッサ（３０）がグループに対する書き込みアクセスを有効にするために使用する前記第２のメモリアドレスは、前記マイクロプロセッサ（３０）が前記グループに対する読み出しアクセスを有効にするために使用するメモリアドレスと同一であることを特徴とする請求項６または７に記載の割込み制御器。
9. イベントメモリ（４０、４１）は、前記マイクロプロセッサ（３０）が前記イベントメモリ（４０、４１）を含むグループに対する書き込みアクセスを有効にするために前記第２の書き込み信号（１７）を使用し、前記イベントメモリ（４０、４１）に関連する前記個別信号（１８）が前記データバス（１０）上でアクティブであるとき、設定され、イベントメモリ（４０、４１）は、前記マイクロプロセッサ（３０）が前記イベントメモリ（４０、４１）を含むグループに対する書き込みアクセスを有効にするために前記第２の書き込み信号（１７）を使用し、前記イベントメモリ（４０、４１）に関連する前記個別信号（１８）が前記データバス（１０）上で非アクティブであるとき、リセットされることを特徴とする請求項６〜８のいずれか１項に記載の割込み制御器。
10. 請求項１〜９のいずれか１項に記載の割込み制御器を用いて、光情報媒体上に情報を記録する、または光情報媒体上の情報を再生する装置。