JPH01280817A - 外部電源状態検出ｉ／ｏ機器制御装置 - Google Patents
外部電源状態検出ｉ／ｏ機器制御装置Info
- Publication number
- JPH01280817A JPH01280817A JP63109035A JP10903588A JPH01280817A JP H01280817 A JPH01280817 A JP H01280817A JP 63109035 A JP63109035 A JP 63109035A JP 10903588 A JP10903588 A JP 10903588A JP H01280817 A JPH01280817 A JP H01280817A
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- 238000001514 detection method Methods 0.000 claims description 52
- 238000012790 confirmation Methods 0.000 claims description 8
- 238000000034 method Methods 0.000 abstract description 2
- 238000005516 engineering process Methods 0.000 description 4
- 230000006870 function Effects 0.000 description 4
- 230000004913 activation Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、外部電源状態検出機能により、特に、外部記
憶装置の１つであるＨ／Ｄを持つＩ／Ｏ機器制御装置に
関する。
憶装置の１つであるＨ／Ｄを持つＩ／Ｏ機器制御装置に
関する。
従来のＩ／Ｏ機器制御装置は、外部電源の停電状態を検
出し、その状態を記憶する検出回路を備えていた。ＣＰ
Ｕは外部記憶装置に対してアクセスする前に検出回路の
フラグをリードすることによって、外部電源の停電の有
無を知ることができた。ＣＰＵは外部電源の停電を知っ
たならば、外部記憶装置に対してイニシャライズ処理を
行ない、アクセス可能とした。
出し、その状態を記憶する検出回路を備えていた。ＣＰ
Ｕは外部記憶装置に対してアクセスする前に検出回路の
フラグをリードすることによって、外部電源の停電の有
無を知ることができた。ＣＰＵは外部電源の停電を知っ
たならば、外部記憶装置に対してイニシャライズ処理を
行ない、アクセス可能とした。
従来のＩ／Ｏ機器制御装置は、外部電源の停電を検出し
、その状態を記憶する回路を有していることにより、仮
に外部電源に停電があったとしても、ＣＰＵは、その停
電を知ることができ、また、復電したならばＩ／Ｏ機器
制御装置に対してイニシャライズを行なうことにより、
外部記憶装置に対してアクセスが可能となった。しかし
、この従来の技術は、常に外部記憶装置にアクセスする
前に、ＣＰＵが停電検出回路の停電フラグをリードする
ことが必要であり、さらに次の停電に備えて停電検出フ
ラグのリセット処理や、またＩ／Ｏ機器制御装置のイニ
シャライズ等の処理を行なわなければならない。このよ
うに従来の技術は、ＣＰＵ回路が停電検出回路の停電フ
ラグをリードしなければ外部電源状態の停電を知ること
ができないという問題点があった。本発明の目的は停復
電検出回路及び割込み制御回路を付加することにより、
ＣＰＵ回路は停復電割込みにより常に外部電源状態停復
電を認識することができ、直接、外部記憶装置にアクセ
ス可能とすることにある。
、その状態を記憶する回路を有していることにより、仮
に外部電源に停電があったとしても、ＣＰＵは、その停
電を知ることができ、また、復電したならばＩ／Ｏ機器
制御装置に対してイニシャライズを行なうことにより、
外部記憶装置に対してアクセスが可能となった。しかし
、この従来の技術は、常に外部記憶装置にアクセスする
前に、ＣＰＵが停電検出回路の停電フラグをリードする
ことが必要であり、さらに次の停電に備えて停電検出フ
ラグのリセット処理や、またＩ／Ｏ機器制御装置のイニ
シャライズ等の処理を行なわなければならない。このよ
うに従来の技術は、ＣＰＵ回路が停電検出回路の停電フ
ラグをリードしなければ外部電源状態の停電を知ること
ができないという問題点があった。本発明の目的は停復
電検出回路及び割込み制御回路を付加することにより、
ＣＰＵ回路は停復電割込みにより常に外部電源状態停復
電を認識することができ、直接、外部記憶装置にアクセ
ス可能とすることにある。
上記目的は、外部電源の停復電状態を記憶する記憶回路
と外部電源の停復電時での状態変化で割込み制御回路に
入力する割込み要因信号を検出するＦＯＲ回路と上記信
号を交互に発生させるために停復電状態を検出するフラ
グを割込み確認信号で制御する制御回路から構成される
外部電源状態検出回路と割込み制御回路を採用したこと
による。
と外部電源の停復電時での状態変化で割込み制御回路に
入力する割込み要因信号を検出するＦＯＲ回路と上記信
号を交互に発生させるために停復電状態を検出するフラ
グを割込み確認信号で制御する制御回路から構成される
外部電源状態検出回路と割込み制御回路を採用したこと
による。
本方式の外部電源状態検出回路は、主電源が印加された
ならば、ＣＰＵ回路により初期設定される。外部電源状
態記憶回路の停復電検出フラグはセットされ、停復電検
出フラグ制御回路の制御フラグはリセットされる。この
状態で外部電源に停復電があった場合の動作を述べる。
ならば、ＣＰＵ回路により初期設定される。外部電源状
態記憶回路の停復電検出フラグはセットされ、停復電検
出フラグ制御回路の制御フラグはリセットされる。この
状態で外部電源に停復電があった場合の動作を述べる。
停電時、外部電源状態信号が変化するため、この変化点
がＥＯＲ回路で検出され、割込み制御回路に入力する停
電割込み要因信号が得られる。割込み制御回路は、この
停電割込み要因信号を受は取ってＣＰＵ回路に停電割込
みをかける。ＣＰＵ回路は、停電割込みによって外部電
源の停電を認識し、割込み確認信号を発生し、割込み処
理を行う。この割込み確認信号は、停復電検出フラグ制
御回路に入力され、制御フラグがセットされ、このとき
の制御フラグの変化が停復電検出フラグをリセットする
。この停復電検出フラグの変化はＦＯＲ回路で検出され
、停復電検出フラグ制御回路の制御フラグをリセットし
、停電時の動作が終了する。次に復電時、外部電源状態
信号が変化するため、この変化がＦＯＲ回路で検出され
、割込み回路に入力する復電割込み要因信号が得られる
。割込み制御回路は、この復電割込み要因信号を受は取
って、ＣＰＵ回路に復電割込みをかける。ＣＰＵ回路は
復電割込みによって、外部電源の復電を認識し、割込み
確認信号を発生し、割込み処理を行う。この割込み確認
信号は、停復電検出フラグ制御回路に入力され制御フラ
グをセットし、この制御フラグの変化が停復電検出フラ
グをセットする。このときの停復電検出フラグの変化点
がＦＯＲ回路で検出され、制御フラグがリセットされ、
復電時の動作が終了し、初期状態に戻り次の停電に備え
る。
がＥＯＲ回路で検出され、割込み制御回路に入力する停
電割込み要因信号が得られる。割込み制御回路は、この
停電割込み要因信号を受は取ってＣＰＵ回路に停電割込
みをかける。ＣＰＵ回路は、停電割込みによって外部電
源の停電を認識し、割込み確認信号を発生し、割込み処
理を行う。この割込み確認信号は、停復電検出フラグ制
御回路に入力され、制御フラグがセットされ、このとき
の制御フラグの変化が停復電検出フラグをリセットする
。この停復電検出フラグの変化はＦＯＲ回路で検出され
、停復電検出フラグ制御回路の制御フラグをリセットし
、停電時の動作が終了する。次に復電時、外部電源状態
信号が変化するため、この変化がＦＯＲ回路で検出され
、割込み回路に入力する復電割込み要因信号が得られる
。割込み制御回路は、この復電割込み要因信号を受は取
って、ＣＰＵ回路に復電割込みをかける。ＣＰＵ回路は
復電割込みによって、外部電源の復電を認識し、割込み
確認信号を発生し、割込み処理を行う。この割込み確認
信号は、停復電検出フラグ制御回路に入力され制御フラ
グをセットし、この制御フラグの変化が停復電検出フラ
グをセットする。このときの停復電検出フラグの変化点
がＦＯＲ回路で検出され、制御フラグがリセットされ、
復電時の動作が終了し、初期状態に戻り次の停電に備え
る。
第２図に従来の外部電源状態検出回路を含むＩ／Ｏ機器
制御装置を示す。
制御装置を示す。
／Ｏ ： ＣＰＵ回路、２０：主電源、２１：外部電源
、３０：Ｉ／Ｏ機器制御回路、３１ニアドレスデコーダ
、３２：外部記憶装置アクセスコントロール回路、３３
：データ制御レジスタ、４０ニアドレスバス、４１：コ
ントロールバス、４２：データバス、４３：アクセスコ
ントロール回路と外部記憶装置とのコントロールバス、
５０：外部記憶装置、６０：外部電源検出回路、６１：
状態検出回路コントロールレジスタ、６２：外部電源状
態記憶回路、５１ニストレーシコントローラ。
、３０：Ｉ／Ｏ機器制御回路、３１ニアドレスデコーダ
、３２：外部記憶装置アクセスコントロール回路、３３
：データ制御レジスタ、４０ニアドレスバス、４１：コ
ントロールバス、４２：データバス、４３：アクセスコ
ントロール回路と外部記憶装置とのコントロールバス、
５０：外部記憶装置、６０：外部電源検出回路、６１：
状態検出回路コントロールレジスタ、６２：外部電源状
態記憶回路、５１ニストレーシコントローラ。
第２図を用いて外部記憶装置に対する制御と外部電源検
出機能について説明する。外部記憶装置５０に対する制
御は、ＣＰＵ回路／Ｏから８ビツトのデータ（コマンド
）を外部記憶装置５ｏに送出することにより行われる。
出機能について説明する。外部記憶装置５０に対する制
御は、ＣＰＵ回路／Ｏから８ビツトのデータ（コマンド
）を外部記憶装置５ｏに送出することにより行われる。
このコマンドを送出するために、ＣＰＵ回路／Ｏは、ア
ドレスバス４０上のアドレス信号とコントロールバス４
１上のコントロール信号をアドレスデコーダ３１に出力
し、外部記憶装置アクセス制御回路３２を起動する。外
部記憶装置アクセス制御回路３２は、データ制御レジス
タ３３を出力方向に設定して、データバス４２上のコマ
ンドをストレージコントロ−ラ５１に送出する。ストレ
ージコントローラ５１は、コマンドを解読して外部記憶
装置５０を制御し、コマンド終了後実行結果をデータ制
御レジスタ３３に戻す。この一連の制御において、スト
レージコントローラ５１内のデータバッファＲＡＭは、
コマンドや外部記憶装置５０に対するリード／ライト時
のデータを一時的に蓄えて、シリアルデータとパラレル
データ変換やデータチエツクビットの蓄積など重要な機
能を果たしている。
ドレスバス４０上のアドレス信号とコントロールバス４
１上のコントロール信号をアドレスデコーダ３１に出力
し、外部記憶装置アクセス制御回路３２を起動する。外
部記憶装置アクセス制御回路３２は、データ制御レジス
タ３３を出力方向に設定して、データバス４２上のコマ
ンドをストレージコントロ−ラ５１に送出する。ストレ
ージコントローラ５１は、コマンドを解読して外部記憶
装置５０を制御し、コマンド終了後実行結果をデータ制
御レジスタ３３に戻す。この一連の制御において、スト
レージコントローラ５１内のデータバッファＲＡＭは、
コマンドや外部記憶装置５０に対するリード／ライト時
のデータを一時的に蓄えて、シリアルデータとパラレル
データ変換やデータチエツクビットの蓄積など重要な機
能を果たしている。
次に外部電源検出機能は、ＣＰＵ回路１ｏが、外部記憶
装置５０に対してアクセスする前に、コントロールレジ
スタ６１をリードアクセスし、外部電源状態記憶回路６
２に記憶された情報を知ることである。
装置５０に対してアクセスする前に、コントロールレジ
スタ６１をリードアクセスし、外部電源状態記憶回路６
２に記憶された情報を知ることである。
第１図は外部電源状態検出回路を含むＩ／Ｏ機器制御装
置を示す。
置を示す。
６６二割込み制御回路、６７：停復電検出回路。
第３図を用いて第１図の動作を説明する。主電源２０が
印加されると、ＣＰＵ回路／Ｏは、停復電検出回路６７
を初期設定し、第３図の停復電検出フラグ７３をセット
、停復電検出フラグ制御信号７６をリセットする。この
とき、停復電検出記憶回路入力信号７４は、停復電検出
フラグ７３を反転した信号である。また、割込み要因信
号７５は、停復電割込み要因起動信号７２と停復電検出
フラグ７３のＥＯＲ出力信号である。この状態において
、外部電源２１が外部電源印加状態７１の様に変化した
場合の動作を説明する。停電時、停電な割込み要因起動
信号７２の変化がＥＯＲ回路で検出されて、停電割込み
要因信号７５が得られる。このとき信号７５は、停復電
検出回路６７から出力されて１割込み制御回路６６に入
力され、ＣＰＵ回路／Ｏに対して、停電割込みがかけら
れる。ＣＰＵ回路／Ｏは１割込み確認信号７７を発生し
、停復電検出回路６７に入力する。信号７７は、フラグ
制御信号７６をセットし、この変化は、停復電検出記憶
回路入力信号７４の１１ Ｌ Ｉ＋状態を取り込んだ停
復電検出フラグ７３をｕ Ｌ Ｉ＋状態とする。信号７
３の変化は、ＦＯＲ回路で検出されて、割込み要因信号
７５はＩｔ ＨＩＦ状態となる。この信号７５の変化は
、停復電検出フラグ制御回路のトリガ信号となり、常に
ｔｔ Ｌ Ｉ＋状態の入力を取り込んで停復電検出フラ
グ制御信号７６をｉｔ Ｌ Ｉ＋状態にする。以上が停
電時の外部電源状態検出回路６０の動作である。次に復
電時、停復電割込み要因起動信号７２の変化がＥＯＲ回
路で検出されて、復電割込み要因信号７５が得られる。
印加されると、ＣＰＵ回路／Ｏは、停復電検出回路６７
を初期設定し、第３図の停復電検出フラグ７３をセット
、停復電検出フラグ制御信号７６をリセットする。この
とき、停復電検出記憶回路入力信号７４は、停復電検出
フラグ７３を反転した信号である。また、割込み要因信
号７５は、停復電割込み要因起動信号７２と停復電検出
フラグ７３のＥＯＲ出力信号である。この状態において
、外部電源２１が外部電源印加状態７１の様に変化した
場合の動作を説明する。停電時、停電な割込み要因起動
信号７２の変化がＥＯＲ回路で検出されて、停電割込み
要因信号７５が得られる。このとき信号７５は、停復電
検出回路６７から出力されて１割込み制御回路６６に入
力され、ＣＰＵ回路／Ｏに対して、停電割込みがかけら
れる。ＣＰＵ回路／Ｏは１割込み確認信号７７を発生し
、停復電検出回路６７に入力する。信号７７は、フラグ
制御信号７６をセットし、この変化は、停復電検出記憶
回路入力信号７４の１１ Ｌ Ｉ＋状態を取り込んだ停
復電検出フラグ７３をｕ Ｌ Ｉ＋状態とする。信号７
３の変化は、ＦＯＲ回路で検出されて、割込み要因信号
７５はＩｔ ＨＩＦ状態となる。この信号７５の変化は
、停復電検出フラグ制御回路のトリガ信号となり、常に
ｔｔ Ｌ Ｉ＋状態の入力を取り込んで停復電検出フラ
グ制御信号７６をｉｔ Ｌ Ｉ＋状態にする。以上が停
電時の外部電源状態検出回路６０の動作である。次に復
電時、停復電割込み要因起動信号７２の変化がＥＯＲ回
路で検出されて、復電割込み要因信号７５が得られる。
以下の動作は停電時と同様であり、割込み要因信号７５
の変化で停復電検出フラグ制御信号７６が１１ Ｌ Ｉ
＋状態になり、初期状態に戻り、次の停電に備える。
の変化で停復電検出フラグ制御信号７６が１１ Ｌ Ｉ
＋状態になり、初期状態に戻り、次の停電に備える。
本発明によれば、ＣＰＵ回路は、外部電源状態の停復電
を停復電割込みにより常に認識することができることに
よるＩ／Ｏ機器制御装置システムの信頼性向上と従来技
術で生じていた次の停電に備えてのＣＰＵ回路による停
電フラグのリセット処理や外部記憶装置に対するイニシ
ャライズ処理等を省くことによるＣＰＵの効率向上の効
果がある。
を停復電割込みにより常に認識することができることに
よるＩ／Ｏ機器制御装置システムの信頼性向上と従来技
術で生じていた次の停電に備えてのＣＰＵ回路による停
電フラグのリセット処理や外部記憶装置に対するイニシ
ャライズ処理等を省くことによるＣＰＵの効率向上の効
果がある。
第１図は主電源検出回路、停復電検出回路及び割込み制
御回路を含んだ外部電源状態検出回路を有するＩ／Ｏ機
器制御装置を示す図、第２図は従来の外部電源状態検出
回路を有するＩ／Ｏ機器制御装置を示す図、第３図は第
１図の動作を説明するためのタイミングチャートである
。 ／Ｏ・・・ＣＰＵ部、２０・・・主電源、２１・・・外
部電源、３ｏ・・・■／○機器制御回路、５０・・・外
部記憶装置、６０・・・外部電源状態検出回路、６６・
・・割込み制御回路、６７・・・停復電検出回路、７７
・・・割込み確認信号。 第１図 第２図
御回路を含んだ外部電源状態検出回路を有するＩ／Ｏ機
器制御装置を示す図、第２図は従来の外部電源状態検出
回路を有するＩ／Ｏ機器制御装置を示す図、第３図は第
１図の動作を説明するためのタイミングチャートである
。 ／Ｏ・・・ＣＰＵ部、２０・・・主電源、２１・・・外
部電源、３ｏ・・・■／○機器制御回路、５０・・・外
部記憶装置、６０・・・外部電源状態検出回路、６６・
・・割込み制御回路、６７・・・停復電検出回路、７７
・・・割込み確認信号。 第１図 第２図
Claims (1)
- １、Ｉ／Ｏ機器制御部とＩ／Ｏ機器制御部の電源である
主電源と外部記憶装置と外部記憶装置の電源である外部
電源より構成されるＩ／Ｏ機器制御装置において、Ｉ／
Ｏ機器制御部内に外部電源状態検出回路の停復電検出フ
ラグと停復電検出フラグ制御信号を有し、主電源立ち上
げ時に、該停復電検出フラグと該停復電検出フラグ制御
信号をＣＰＵからのイニシャライズ処理により初期設定
し、該外部電源に停復電が生じた時、停電割込みと復電
割込みを一本の割込み要求信号でＣＰＵにかける手段と
、該停復電検出フラグをＣＰＵから出力された割込み確
認信号により停電時にリセット、復電時にセットする手
段により、ＣＰＵに割込みをかけることを特徴とする外
部電源状態検出Ｉ／Ｏ機器制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63109035A JPH01280817A (ja) | 1988-05-06 | 1988-05-06 | 外部電源状態検出ｉ／ｏ機器制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63109035A JPH01280817A (ja) | 1988-05-06 | 1988-05-06 | 外部電源状態検出ｉ／ｏ機器制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01280817A true JPH01280817A (ja) | 1989-11-13 |
Family
ID=14499958
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63109035A Pending JPH01280817A (ja) | 1988-05-06 | 1988-05-06 | 外部電源状態検出ｉ／ｏ機器制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01280817A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2024099333A1 (zh) * | 2022-11-09 | 2024-05-16 | 杭州阿里云飞天信息技术有限公司 | 电源控制电路及服务器 |
-
1988
- 1988-05-06 JP JP63109035A patent/JPH01280817A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2024099333A1 (zh) * | 2022-11-09 | 2024-05-16 | 杭州阿里云飞天信息技术有限公司 | 电源控制电路及服务器 |
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