JPH01280817A - 外部電源状態検出i/o機器制御装置 - Google Patents

外部電源状態検出i/o機器制御装置

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Publication number
JPH01280817A
JPH01280817A JP63109035A JP10903588A JPH01280817A JP H01280817 A JPH01280817 A JP H01280817A JP 63109035 A JP63109035 A JP 63109035A JP 10903588 A JP10903588 A JP 10903588A JP H01280817 A JPH01280817 A JP H01280817A
Authority
JP
Japan
Prior art keywords
recovery
power
circuit
cpu
power failure
Prior art date
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Pending
Application number
JP63109035A
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English (en)
Inventor
Yasuhiro Terakado
寺門 泰宏
Shigeru Shibukawa
渋川 滋
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hitachi Ltd
Original Assignee
Hitachi Ltd
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Filing date
Publication date
Application filed by Hitachi Ltd filed Critical Hitachi Ltd
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、外部電源状態検出機能により、特に、外部記
憶装置の1つであるH/Dを持つI/O機器制御装置に
関する。
〔従来の技術〕
従来のI/O機器制御装置は、外部電源の停電状態を検
出し、その状態を記憶する検出回路を備えていた。CP
Uは外部記憶装置に対してアクセスする前に検出回路の
フラグをリードすることによって、外部電源の停電の有
無を知ることができた。CPUは外部電源の停電を知っ
たならば、外部記憶装置に対してイニシャライズ処理を
行ない、アクセス可能とした。
〔発明が解決しようとする課題〕
従来のI/O機器制御装置は、外部電源の停電を検出し
、その状態を記憶する回路を有していることにより、仮
に外部電源に停電があったとしても、CPUは、その停
電を知ることができ、また、復電したならばI/O機器
制御装置に対してイニシャライズを行なうことにより、
外部記憶装置に対してアクセスが可能となった。しかし
、この従来の技術は、常に外部記憶装置にアクセスする
前に、CPUが停電検出回路の停電フラグをリードする
ことが必要であり、さらに次の停電に備えて停電検出フ
ラグのリセット処理や、またI/O機器制御装置のイニ
シャライズ等の処理を行なわなければならない。このよ
うに従来の技術は、CPU回路が停電検出回路の停電フ
ラグをリードしなければ外部電源状態の停電を知ること
ができないという問題点があった。本発明の目的は停復
電検出回路及び割込み制御回路を付加することにより、
CPU回路は停復電割込みにより常に外部電源状態停復
電を認識することができ、直接、外部記憶装置にアクセ
ス可能とすることにある。
〔課題を解決するための手段〕
上記目的は、外部電源の停復電状態を記憶する記憶回路
と外部電源の停復電時での状態変化で割込み制御回路に
入力する割込み要因信号を検出するFOR回路と上記信
号を交互に発生させるために停復電状態を検出するフラ
グを割込み確認信号で制御する制御回路から構成される
外部電源状態検出回路と割込み制御回路を採用したこと
による。
〔作用〕
本方式の外部電源状態検出回路は、主電源が印加された
ならば、CPU回路により初期設定される。外部電源状
態記憶回路の停復電検出フラグはセットされ、停復電検
出フラグ制御回路の制御フラグはリセットされる。この
状態で外部電源に停復電があった場合の動作を述べる。
停電時、外部電源状態信号が変化するため、この変化点
がEOR回路で検出され、割込み制御回路に入力する停
電割込み要因信号が得られる。割込み制御回路は、この
停電割込み要因信号を受は取ってCPU回路に停電割込
みをかける。CPU回路は、停電割込みによって外部電
源の停電を認識し、割込み確認信号を発生し、割込み処
理を行う。この割込み確認信号は、停復電検出フラグ制
御回路に入力され、制御フラグがセットされ、このとき
の制御フラグの変化が停復電検出フラグをリセットする
。この停復電検出フラグの変化はFOR回路で検出され
、停復電検出フラグ制御回路の制御フラグをリセットし
、停電時の動作が終了する。次に復電時、外部電源状態
信号が変化するため、この変化がFOR回路で検出され
、割込み回路に入力する復電割込み要因信号が得られる
。割込み制御回路は、この復電割込み要因信号を受は取
って、CPU回路に復電割込みをかける。CPU回路は
復電割込みによって、外部電源の復電を認識し、割込み
確認信号を発生し、割込み処理を行う。この割込み確認
信号は、停復電検出フラグ制御回路に入力され制御フラ
グをセットし、この制御フラグの変化が停復電検出フラ
グをセットする。このときの停復電検出フラグの変化点
がFOR回路で検出され、制御フラグがリセットされ、
復電時の動作が終了し、初期状態に戻り次の停電に備え
る。
〔実施例〕
第2図に従来の外部電源状態検出回路を含むI/O機器
制御装置を示す。
/O : CPU回路、20:主電源、21:外部電源
、30:I/O機器制御回路、31ニアドレスデコーダ
、32:外部記憶装置アクセスコントロール回路、33
:データ制御レジスタ、40ニアドレスバス、41:コ
ントロールバス、42:データバス、43:アクセスコ
ントロール回路と外部記憶装置とのコントロールバス、
50:外部記憶装置、60:外部電源検出回路、61:
状態検出回路コントロールレジスタ、62:外部電源状
態記憶回路、51ニストレーシコントローラ。
第2図を用いて外部記憶装置に対する制御と外部電源検
出機能について説明する。外部記憶装置50に対する制
御は、CPU回路/Oから8ビツトのデータ(コマンド
)を外部記憶装置5oに送出することにより行われる。
このコマンドを送出するために、CPU回路/Oは、ア
ドレスバス40上のアドレス信号とコントロールバス4
1上のコントロール信号をアドレスデコーダ31に出力
し、外部記憶装置アクセス制御回路32を起動する。外
部記憶装置アクセス制御回路32は、データ制御レジス
タ33を出力方向に設定して、データバス42上のコマ
ンドをストレージコントロ−ラ51に送出する。ストレ
ージコントローラ51は、コマンドを解読して外部記憶
装置50を制御し、コマンド終了後実行結果をデータ制
御レジスタ33に戻す。この一連の制御において、スト
レージコントローラ51内のデータバッファRAMは、
コマンドや外部記憶装置50に対するリード/ライト時
のデータを一時的に蓄えて、シリアルデータとパラレル
データ変換やデータチエツクビットの蓄積など重要な機
能を果たしている。
次に外部電源検出機能は、CPU回路1oが、外部記憶
装置50に対してアクセスする前に、コントロールレジ
スタ61をリードアクセスし、外部電源状態記憶回路6
2に記憶された情報を知ることである。
第1図は外部電源状態検出回路を含むI/O機器制御装
置を示す。
66二割込み制御回路、67:停復電検出回路。
第3図を用いて第1図の動作を説明する。主電源20が
印加されると、CPU回路/Oは、停復電検出回路67
を初期設定し、第3図の停復電検出フラグ73をセット
、停復電検出フラグ制御信号76をリセットする。この
とき、停復電検出記憶回路入力信号74は、停復電検出
フラグ73を反転した信号である。また、割込み要因信
号75は、停復電割込み要因起動信号72と停復電検出
フラグ73のEOR出力信号である。この状態において
、外部電源21が外部電源印加状態71の様に変化した
場合の動作を説明する。停電時、停電な割込み要因起動
信号72の変化がEOR回路で検出されて、停電割込み
要因信号75が得られる。このとき信号75は、停復電
検出回路67から出力されて1割込み制御回路66に入
力され、CPU回路/Oに対して、停電割込みがかけら
れる。CPU回路/Oは1割込み確認信号77を発生し
、停復電検出回路67に入力する。信号77は、フラグ
制御信号76をセットし、この変化は、停復電検出記憶
回路入力信号74の11 L I+状態を取り込んだ停
復電検出フラグ73をu L I+状態とする。信号7
3の変化は、FOR回路で検出されて、割込み要因信号
75はIt HIF状態となる。この信号75の変化は
、停復電検出フラグ制御回路のトリガ信号となり、常に
tt L I+状態の入力を取り込んで停復電検出フラ
グ制御信号76をit L I+状態にする。以上が停
電時の外部電源状態検出回路60の動作である。次に復
電時、停復電割込み要因起動信号72の変化がEOR回
路で検出されて、復電割込み要因信号75が得られる。
以下の動作は停電時と同様であり、割込み要因信号75
の変化で停復電検出フラグ制御信号76が11 L I
+状態になり、初期状態に戻り、次の停電に備える。
〔発明の効果〕
本発明によれば、CPU回路は、外部電源状態の停復電
を停復電割込みにより常に認識することができることに
よるI/O機器制御装置システムの信頼性向上と従来技
術で生じていた次の停電に備えてのCPU回路による停
電フラグのリセット処理や外部記憶装置に対するイニシ
ャライズ処理等を省くことによるCPUの効率向上の効
果がある。
【図面の簡単な説明】
第1図は主電源検出回路、停復電検出回路及び割込み制
御回路を含んだ外部電源状態検出回路を有するI/O機
器制御装置を示す図、第2図は従来の外部電源状態検出
回路を有するI/O機器制御装置を示す図、第3図は第
1図の動作を説明するためのタイミングチャートである
。 /O・・・CPU部、20・・・主電源、21・・・外
部電源、3o・・・■/○機器制御回路、50・・・外
部記憶装置、60・・・外部電源状態検出回路、66・
・・割込み制御回路、67・・・停復電検出回路、77
・・・割込み確認信号。 第1図 第2図

Claims (1)

    【特許請求の範囲】
  1. 1、I/O機器制御部とI/O機器制御部の電源である
    主電源と外部記憶装置と外部記憶装置の電源である外部
    電源より構成されるI/O機器制御装置において、I/
    O機器制御部内に外部電源状態検出回路の停復電検出フ
    ラグと停復電検出フラグ制御信号を有し、主電源立ち上
    げ時に、該停復電検出フラグと該停復電検出フラグ制御
    信号をCPUからのイニシャライズ処理により初期設定
    し、該外部電源に停復電が生じた時、停電割込みと復電
    割込みを一本の割込み要求信号でCPUにかける手段と
    、該停復電検出フラグをCPUから出力された割込み確
    認信号により停電時にリセット、復電時にセットする手
    段により、CPUに割込みをかけることを特徴とする外
    部電源状態検出I/O機器制御装置。
JP63109035A 1988-05-06 1988-05-06 外部電源状態検出i/o機器制御装置 Pending JPH01280817A (ja)

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JP63109035A JPH01280817A (ja) 1988-05-06 1988-05-06 外部電源状態検出i/o機器制御装置

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ID=14499958

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JP63109035A Pending JPH01280817A (ja) 1988-05-06 1988-05-06 外部電源状態検出i/o機器制御装置

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JP (1) JPH01280817A (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2024099333A1 (zh) * 2022-11-09 2024-05-16 杭州阿里云飞天信息技术有限公司 电源控制电路及服务器

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WO2024099333A1 (zh) * 2022-11-09 2024-05-16 杭州阿里云飞天信息技术有限公司 电源控制电路及服务器

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