JPS6316358A - Ｉ／ｏコマンド出力制御方式 - Google Patents
Ｉ／ｏコマンド出力制御方式Info
- Publication number
- JPS6316358A JPS6316358A JP16047186A JP16047186A JPS6316358A JP S6316358 A JPS6316358 A JP S6316358A JP 16047186 A JP16047186 A JP 16047186A JP 16047186 A JP16047186 A JP 16047186A JP S6316358 A JPS6316358 A JP S6316358A
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- JP
- Japan
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- command
- circuit
- signal line
- timer
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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- 230000003213 activating effect Effects 0.000 claims description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 238000011084 recovery Methods 0.000 description 2
- 238000005259 measurement Methods 0.000 description 1
Landscapes
- Information Transfer Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明はＩ／Ｏコマンド出力に関し、特に読出し／書込
み回復時間全必要とするデバイスを使用するためのコマ
ンド出力制御方式に関する。
み回復時間全必要とするデバイスを使用するためのコマ
ンド出力制御方式に関する。
（従来の技術）
従来、各デバイスにとって必要な読出し／書込み回復時
間は、ファームウェアにより各デバイスに合せてタイミ
ングをとることによって得ていた。
間は、ファームウェアにより各デバイスに合せてタイミ
ングをとることによって得ていた。
（発明が解決しようとする問題点］
上述した従来のＩ／Ｏコマンド出力制御方式では、必要
なタイミング関係をファームウェアによって確立してい
るため、ＣＰＵの性能や速度が変化すればファームウェ
アも作成し直さなければならないと云う欠点があった。
なタイミング関係をファームウェアによって確立してい
るため、ＣＰＵの性能や速度が変化すればファームウェ
アも作成し直さなければならないと云う欠点があった。
本発明の目的は、Ｉ／Ｏコマンドを検出してからＩ／Ｏ
アドレスデコード回路の出力により複数のタイマ回路を
起戴させ、ＣＰＵから出力されるコマンドステータス信
号と上記複数のりィマ回路にセットされた値と、Ｉ／Ｏ
アドレスデコード回路の出力とに応じてＩ／Ｏコマンド
の出力タイミングを決定し、上記出力タイミングの指示
とコマンドステータス信号の値とに応じて、バス信号線
に対してＩ／Ｏコマンドを出力することによって上記欠
点を除去し、異なった種類のＣＰＵに対してもファーム
ウェアを作成し直す必要がないように構成したＩ／Ｏコ
マンド出力出力制御上提供することにある。
アドレスデコード回路の出力により複数のタイマ回路を
起戴させ、ＣＰＵから出力されるコマンドステータス信
号と上記複数のりィマ回路にセットされた値と、Ｉ／Ｏ
アドレスデコード回路の出力とに応じてＩ／Ｏコマンド
の出力タイミングを決定し、上記出力タイミングの指示
とコマンドステータス信号の値とに応じて、バス信号線
に対してＩ／Ｏコマンドを出力することによって上記欠
点を除去し、異なった種類のＣＰＵに対してもファーム
ウェアを作成し直す必要がないように構成したＩ／Ｏコ
マンド出力出力制御上提供することにある。
（問題点を解決する念めの手段〕
本発明によるＩ／Ｏコマンド出力出力制御上複数のタイ
マ回路と、Ｉ／Ｏアドレスデコード回路と、タイマ制御
回路と、コマンド制御回路と、コマンド出力回路とを具
備して構成したものである。
マ回路と、Ｉ／Ｏアドレスデコード回路と、タイマ制御
回路と、コマンド制御回路と、コマンド出力回路とを具
備して構成したものである。
複数のタイマ回路は時刻を計数するためのものであり、
Ｉ／Ｏアドレスデコード回路はＩ／Ｏアドレスを解読す
る念めのものであり、タイマ制御回路はＩ／Ｏアドレス
デコード回路の出力により複数のタイマ回路のひとつを
起動させる念めのものである。
Ｉ／Ｏアドレスデコード回路はＩ／Ｏアドレスを解読す
る念めのものであり、タイマ制御回路はＩ／Ｏアドレス
デコード回路の出力により複数のタイマ回路のひとつを
起動させる念めのものである。
コマンド制御回路は、ＣＰＵから出力さ几たコマンドの
種別を示すコマンドステータス信号と、複数のタイマ回
路にセットされた値と、工／Ｏアドレスデコード回路の
出力とにより、工／Ｏコマンドの出力タイミングを決定
するためのものである。
種別を示すコマンドステータス信号と、複数のタイマ回
路にセットされた値と、工／Ｏアドレスデコード回路の
出力とにより、工／Ｏコマンドの出力タイミングを決定
するためのものである。
コマンド出力回路は、コマンドステータス信号とコマン
ド制御回路の指示によってバス信号線に対してＩ／Ｏコ
マンドを出力するためのものである。
ド制御回路の指示によってバス信号線に対してＩ／Ｏコ
マンドを出力するためのものである。
（実施例〕
次に、本発明について図面を参照して説明する。
第１図は、本発明によるＩ／Ｏコマンド出力制惧万式を
実現する一実施例を示すブロック図である。第１図にお
いて、１１〜１３はそれぞれタイマ回路、２はコマンド
制御回路、３はタイマ制御回路、４はコマンド出力回路
、５はＩ／Ｏアドレスデコード回路である。
実現する一実施例を示すブロック図である。第１図にお
いて、１１〜１３はそれぞれタイマ回路、２はコマンド
制御回路、３はタイマ制御回路、４はコマンド出力回路
、５はＩ／Ｏアドレスデコード回路である。
第１図においてコマンド出力回路４は、ＯＰＵからコマ
ンドステータス信号線／Ｏａ上に出力されるデータ値を
もとに、コマンドバス信号線４の上にコマンドを出力す
るものである。Ｉ／Ｏアドレスデコード回路５はアドレ
スバス信号線１２ａ上のアドレス情報値を解読し、解読
した結果’１Ｉ／Ｏデコード信号線５ａ上に出力する。
ンドステータス信号線／Ｏａ上に出力されるデータ値を
もとに、コマンドバス信号線４の上にコマンドを出力す
るものである。Ｉ／Ｏアドレスデコード回路５はアドレ
スバス信号線１２ａ上のアドレス情報値を解読し、解読
した結果’１Ｉ／Ｏデコード信号線５ａ上に出力する。
タイマ制御回路３は、コマンドバス信号線４ａからのＩ
／Ｏコマンドを検出し、工／Ｏデコード信号線５ａｔ−
介して起動させるタイマ回路を決定するものである。タ
イマ回路１１〜１３は、いずれもタイマ制御回路３の指
示によって動作する。タイマ制御信号＠３ａは、タイマ
制御回路３からタイマ回路１１〜１３へ制御情報を送る
ものである。タイムアウト信号線１ａはタイマ回路１１
〜１３からタイムアウト信号を出力するものである。コ
マンド制御回路２は、ＣＰＵからコマンドステータス信
号線／Ｏａに送出すれルコマンドステータス信号、タイ
マ回路１からタイムアウト信号線ｌａ上に送出されるタ
イムアウト信号、およびＩ／Ｏデコード信号線５ａ上の
Ｉ／Ｏデコード信号によりコマンドの出力タイミングを
決定するものであり、信号線１１ａ金介してＯＰＵに対
する待ち要求信号が送出されるタイミングが上記過程に
よって決定されている。いっぽう、コマンド制御信号線
２ａｆ介して、コマンド制御回路２からコマンド出力回
路４ヘコマンド出力タイミングが伝えられる。
／Ｏコマンドを検出し、工／Ｏデコード信号線５ａｔ−
介して起動させるタイマ回路を決定するものである。タ
イマ回路１１〜１３は、いずれもタイマ制御回路３の指
示によって動作する。タイマ制御信号＠３ａは、タイマ
制御回路３からタイマ回路１１〜１３へ制御情報を送る
ものである。タイムアウト信号線１ａはタイマ回路１１
〜１３からタイムアウト信号を出力するものである。コ
マンド制御回路２は、ＣＰＵからコマンドステータス信
号線／Ｏａに送出すれルコマンドステータス信号、タイ
マ回路１からタイムアウト信号線ｌａ上に送出されるタ
イムアウト信号、およびＩ／Ｏデコード信号線５ａ上の
Ｉ／Ｏデコード信号によりコマンドの出力タイミングを
決定するものであり、信号線１１ａ金介してＯＰＵに対
する待ち要求信号が送出されるタイミングが上記過程に
よって決定されている。いっぽう、コマンド制御信号線
２ａｆ介して、コマンド制御回路２からコマンド出力回
路４ヘコマンド出力タイミングが伝えられる。
第２図は、上述した第１図の動作の一例を示すタイミン
グチャートである。
グチャートである。
第１図においては３個のタイマ回路１１〜１３が備えら
れ、Ｉ／Ｏアドレス回路５によってデコードされるＩ／
Ｏデコード信号も３ブロツクに分けて解読されるものと
する。また、Ｉ／Ｏデコード信号の３ブロツクをそれぞ
れＡブロック、Ｂブロック、Ｃブロックとし、それぞれ
のタイマ回路１１〜１３を順次、受けもつものとする。
れ、Ｉ／Ｏアドレス回路５によってデコードされるＩ／
Ｏデコード信号も３ブロツクに分けて解読されるものと
する。また、Ｉ／Ｏデコード信号の３ブロツクをそれぞ
れＡブロック、Ｂブロック、Ｃブロックとし、それぞれ
のタイマ回路１１〜１３を順次、受けもつものとする。
第１図および第２図において、コマンドパス信号線４ａ
上に送出されたＩ／Ｏコマンドの終了をタイマ制御回路
３により検出すると、タイマ制御回路３はＩ／Ｏデコー
ド信号線５ａ上の状態を調べにゆく。、このとき、アド
レスバス信号線１２ａにＡブロック内のアドレスが出力
されてｒるものとすると、１／Ｏアドレスデ一−ド回路
５はＩ／Ｏデコード信号線５ａのＡブロックに対応する
ビットに′１″を出力する。タイマ制御回路３は、工／
Ｏデコード信号線５ａの値により今回のＩ／Ｏアクセス
がＡブロックに対するものであることが判明すると、タ
イマ回路１１に対して起動を指示する。
上に送出されたＩ／Ｏコマンドの終了をタイマ制御回路
３により検出すると、タイマ制御回路３はＩ／Ｏデコー
ド信号線５ａ上の状態を調べにゆく。、このとき、アド
レスバス信号線１２ａにＡブロック内のアドレスが出力
されてｒるものとすると、１／Ｏアドレスデ一−ド回路
５はＩ／Ｏデコード信号線５ａのＡブロックに対応する
ビットに′１″を出力する。タイマ制御回路３は、工／
Ｏデコード信号線５ａの値により今回のＩ／Ｏアクセス
がＡブロックに対するものであることが判明すると、タ
イマ回路１１に対して起動を指示する。
そこで、直ちにタイマ回路１１はタイムアウト・信号１
１１１ａＫ″′０”を出力して時間の測定を開始し、指
定された時間になるとタイムアウト信号線１ａｔ−”１
”に災す。ＣＰＵからコマンドステータス信号線１ｏａ
ｄ介してＩ／Ｏコマンドが出力を要求されると、コマン
ド制御回路２は直ちにＩ／Ｏデ；−ド信号線５ａの状ｕ
ｋ調べにゆき、対応するタイムアウト信号線１ａの状態
を調べる。このとき、工／Ｏデコード信号、９５ａの状
態がＢブロックを指示しているものとする。そこで、タ
イムアウト信号線１ａの状態が′ｌ”ならば、即刻、コ
マンド制御信号線２ａｔ−介してコマンド出力回路４に
対してコマンド出力許可をとる。また、タイムアウト信
号線１ａの状態が′Ｏ”であるならば、コマンド制御回
路２は直ちに待ち要求信号線１１ａを介し、ＣＰＵに対
して待ち要求を送出し、信号線２ａｆ介してコマンド出
力回路４に対してコマンド出力の不許可信号を送出する
。
１１１ａＫ″′０”を出力して時間の測定を開始し、指
定された時間になるとタイムアウト信号線１ａｔ−”１
”に災す。ＣＰＵからコマンドステータス信号線１ｏａ
ｄ介してＩ／Ｏコマンドが出力を要求されると、コマン
ド制御回路２は直ちにＩ／Ｏデ；−ド信号線５ａの状ｕ
ｋ調べにゆき、対応するタイムアウト信号線１ａの状態
を調べる。このとき、工／Ｏデコード信号、９５ａの状
態がＢブロックを指示しているものとする。そこで、タ
イムアウト信号線１ａの状態が′ｌ”ならば、即刻、コ
マンド制御信号線２ａｔ−介してコマンド出力回路４に
対してコマンド出力許可をとる。また、タイムアウト信
号線１ａの状態が′Ｏ”であるならば、コマンド制御回
路２は直ちに待ち要求信号線１１ａを介し、ＣＰＵに対
して待ち要求を送出し、信号線２ａｆ介してコマンド出
力回路４に対してコマンド出力の不許可信号を送出する
。
その後、タイムアウト信号線１ａの状態が′１”になっ
た時点で、コマンド側倒回路２よりＣＰＵに対して出力
されていた待ち要求を解除し、信号線２ａ−ｆ弁してコ
マンド出力回路４に対しコマンド出力の許可信号を送出
する。コマンド制御信号線２ａよりコマンド出力許可を
受けると、コマンド出力回路４はコマンドステータス（
ｉ号＃／Ｏ ａの値に応じ℃コマンドバス信号線４ａに
コマンドを送出する。
た時点で、コマンド側倒回路２よりＣＰＵに対して出力
されていた待ち要求を解除し、信号線２ａ−ｆ弁してコ
マンド出力回路４に対しコマンド出力の許可信号を送出
する。コマンド制御信号線２ａよりコマンド出力許可を
受けると、コマンド出力回路４はコマンドステータス（
ｉ号＃／Ｏ ａの値に応じ℃コマンドバス信号線４ａに
コマンドを送出する。
上の説明ではＩ／Ｏデコード信号を３つのブロックに分
けていたが、ブロック数は任意であり、各Ｉ／Ｏごとに
分けてもよい。
けていたが、ブロック数は任意であり、各Ｉ／Ｏごとに
分けてもよい。
（発明の効果〕
本発明は以上説明したように、Ｉ／Ｏコマンドを検出し
てからＩ／Ｏアドレスデコード回路の出力にエフ複数の
タイマ回路を起動させ、ＣＰＵから出力されるコマンド
ステータス信号と上記複数のタイマ回路にセットされた
僅と、工／Ｏアドレスデコード回路の出力とにより工／
Ｏコマンドの出力タイミングを決定し、上記出力タイミ
ングの指示とコマンドステータス信号の値とＫ［ａじ℃
パス信号線に対し″′ｃＩ／Ｏコマンドを出力すること
によって、ＣＰＵの性能や速度が変化してもファームウ
ェアを変える必要がなくなるため、経済性や信頼性が向
上できると云う効果がある。
てからＩ／Ｏアドレスデコード回路の出力にエフ複数の
タイマ回路を起動させ、ＣＰＵから出力されるコマンド
ステータス信号と上記複数のタイマ回路にセットされた
僅と、工／Ｏアドレスデコード回路の出力とにより工／
Ｏコマンドの出力タイミングを決定し、上記出力タイミ
ングの指示とコマンドステータス信号の値とＫ［ａじ℃
パス信号線に対し″′ｃＩ／Ｏコマンドを出力すること
によって、ＣＰＵの性能や速度が変化してもファームウ
ェアを変える必要がなくなるため、経済性や信頼性が向
上できると云う効果がある。
第１図は、本発明によるＩ／Ｏコマンド出力制御万式を
実現する一実施例を示すブロック図である。 第２図は、第１図に示す装置の動作例を示すタイミング
チャートである。 １１〜１３・・・タイマ回路 ２・・・コマンド制御回路 ３・・・タイマ制御＠１回路 ４・・・コマンド出力回路 ５・・・Ｉ／（Ｊアドレスデコード回路ｌａ、２ａ、３
ａ、４ａ、５ａ、／Ｏａ、１１ａ＊１２ａ ・・・イ
ｇ号不泉 特許出願人 日本電気株式会社 代理人 弁理士 井 〕 ロ 壽才１図 Ｌ
Ｊ才２図 （Ｃ７−ｏｙ７） （コマシ牌部う盪弧） ｚ （九昏肩詐収ズ龜鴫）
実現する一実施例を示すブロック図である。 第２図は、第１図に示す装置の動作例を示すタイミング
チャートである。 １１〜１３・・・タイマ回路 ２・・・コマンド制御回路 ３・・・タイマ制御＠１回路 ４・・・コマンド出力回路 ５・・・Ｉ／（Ｊアドレスデコード回路ｌａ、２ａ、３
ａ、４ａ、５ａ、／Ｏａ、１１ａ＊１２ａ ・・・イ
ｇ号不泉 特許出願人 日本電気株式会社 代理人 弁理士 井 〕 ロ 壽才１図 Ｌ
Ｊ才２図 （Ｃ７−ｏｙ７） （コマシ牌部う盪弧） ｚ （九昏肩詐収ズ龜鴫）
Claims (1)
- 時刻を計数するための複数のタイマ回路と、Ｉ／Ｏアド
レスを解読するためのＩ／Ｏアドレスデコード回路と、
前記Ｉ／Ｏアドレスデコード回路の出力により前記複数
のタイマ回路のひとつを起動させるためのタイマ制御回
路と、ＣＰＵから出力されたコマンドの種別を示すコマ
ンドステータス信号と前記複数のタイマ回路にセットさ
れた値と、前記Ｉ／Ｏアドレスデコード回路の出力とに
より前記Ｉ／Ｏコマンドの出力タイミングを決定するた
めのコマンド制御回路と、前記コマンドステータス信号
と前記コマンド制御回路の指示によつてバス信号線に対
して前記Ｉ／Ｏコマンドを出力するためのコマンド出力
回路とを具備して構成したことを特徴とするＩ／Ｏコマ
ンド出力制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16047186A JPS6316358A (ja) | 1986-07-08 | 1986-07-08 | Ｉ／ｏコマンド出力制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16047186A JPS6316358A (ja) | 1986-07-08 | 1986-07-08 | Ｉ／ｏコマンド出力制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6316358A true JPS6316358A (ja) | 1988-01-23 |
| JPH0562791B2 JPH0562791B2 (ja) | 1993-09-09 |
Family
ID=15715668
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16047186A Granted JPS6316358A (ja) | 1986-07-08 | 1986-07-08 | Ｉ／ｏコマンド出力制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6316358A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03290751A (ja) * | 1989-09-18 | 1991-12-20 | Bull Micral Of America Inc | マイクロコンピュータ周辺機器制御器 |
-
1986
- 1986-07-08 JP JP16047186A patent/JPS6316358A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03290751A (ja) * | 1989-09-18 | 1991-12-20 | Bull Micral Of America Inc | マイクロコンピュータ周辺機器制御器 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0562791B2 (ja) | 1993-09-09 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |