JPH04169940A - 情報処理装置 - Google Patents
情報処理装置Info
- Publication number
- JPH04169940A JPH04169940A JP2297404A JP29740490A JPH04169940A JP H04169940 A JPH04169940 A JP H04169940A JP 2297404 A JP2297404 A JP 2297404A JP 29740490 A JP29740490 A JP 29740490A JP H04169940 A JPH04169940 A JP H04169940A
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- JP
- Japan
- Prior art keywords
- parity
- instruction
- prefix
- data
- parity check
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000010365 information processing Effects 0.000 claims description 7
- 238000001514 detection method Methods 0.000 claims 2
- 230000002093 peripheral effect Effects 0.000 abstract description 5
- 238000010586 diagram Methods 0.000 description 4
- 230000006870 function Effects 0.000 description 4
- 238000000034 method Methods 0.000 description 2
- 230000005540 biological transmission Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
Landscapes
- Detection And Correction Of Errors (AREA)
- Executing Machine-Instructions (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、情報処理装置のパリティ・チエツク機能に関
する。
する。
誤りの検出をするのに使われるもつとも簡単な符号とし
てパリティがあり、主にデータの転送路での誤り検出に
用いられる。パリティは、データの送信元でｎ−１ビツ
トの情報に対して１ビツトの検査ビット（以下パリティ
・チエツク・ビットという）を付加し、全体でｎヒツト
の符号として送出するもので、ｎビットの送信データの
中に１の数か偶数または奇数（こなるようにパリティ・
チエツク・ビットを付加する方式がある。
てパリティがあり、主にデータの転送路での誤り検出に
用いられる。パリティは、データの送信元でｎ−１ビツ
トの情報に対して１ビツトの検査ビット（以下パリティ
・チエツク・ビットという）を付加し、全体でｎヒツト
の符号として送出するもので、ｎビットの送信データの
中に１の数か偶数または奇数（こなるようにパリティ・
チエツク・ビットを付加する方式がある。
外部ハスに接続される周辺装置には、パリティ・チエツ
クの機能をもたないものもあり、従来、端子によってパ
リティ・チエツクを行うか、行わないかの選択を行って
いた。
クの機能をもたないものもあり、従来、端子によってパ
リティ・チエツクを行うか、行わないかの選択を行って
いた。
上述したようにパリティ・チエツク機能をもつ周辺装置
ともたない周辺装置を同一のバスに接続する場合、パリ
ティ・チエツクを行うか、行わないかの選択を行う回路
を外部に用意する必要があった。
ともたない周辺装置を同一のバスに接続する場合、パリ
ティ・チエツクを行うか、行わないかの選択を行う回路
を外部に用意する必要があった。
本発明の目的は、外部に回路を設けることなく、周辺装
置に応じて、パリティ・チエツクを行うかどうかの選択
ができる情報処理装置を提供することにある。
置に応じて、パリティ・チエツクを行うかどうかの選択
ができる情報処理装置を提供することにある。
本発明の情理装置は、命令デコード時に命令コートに付
加したブリフィックスを検出する手段と、パリティ・チ
エツクを行うか行なわないかの選択を行う手段を有して
いる。
加したブリフィックスを検出する手段と、パリティ・チ
エツクを行うか行なわないかの選択を行う手段を有して
いる。
本発明について図面を参照して説明する。第１図は、パ
リティ・チエツク機能を有する情報処理装置に本発明を
実施したブロック図である。
リティ・チエツク機能を有する情報処理装置に本発明を
実施したブロック図である。
先ず、第１図を説明する前に、前記情報処理装置が処理
する命令のフォーマットについて説明する。−メモリ・
アクセスを行う命令の基本的な命令フォーマットは、オ
ペコードとメモリ空間のアドレスを指定するオペランド
から構成される。ただし、メモリ空間をアクセスする際
にパリティ・ビットのチエツク又はパリティ・ビットの
生成を行う必要がある場合にはオペコードの直前にプリ
フィックススを付加する。
する命令のフォーマットについて説明する。−メモリ・
アクセスを行う命令の基本的な命令フォーマットは、オ
ペコードとメモリ空間のアドレスを指定するオペランド
から構成される。ただし、メモリ空間をアクセスする際
にパリティ・ビットのチエツク又はパリティ・ビットの
生成を行う必要がある場合にはオペコードの直前にプリ
フィックススを付加する。
命令フォーマットを有するメモリ・アクセスを行う命令
を処理した場合の情報処理装置の動作について、第１図
のブロック図を用いて説明する。
を処理した場合の情報処理装置の動作について、第１図
のブロック図を用いて説明する。
命令デコーダ１゛００がブリフィックスが付加されたメ
モリ・アクセス命令をテコートすると、アドレスをアド
レス・バッファ１０３に格納し、パリティチエ・ツク信
号６をハイレベルにする。データを読み込む命令で、あ
る場合はアドレス・バ・ソファ１０３のアドレスをアド
レス・バス２に出力し、データ・バス３のデータを読み
込む。同時に、パリティ・ヒツト生成回路１０６により
、パリティ・ビットを生成し、データ・パリティ、ビッ
ト４と比較して４一致しない場合にはパリティ比較信号
５がハイレベルになる。今、命令デコーダ１００がブリ
フィックスを検出しパリティ・チエツク信号６がハイレ
ベルとなっており、パリティ比較信号５と論理積をとり
パリティ、エラー７が命令実行部１０２に伝えられる。
モリ・アクセス命令をテコートすると、アドレスをアド
レス・バッファ１０３に格納し、パリティチエ・ツク信
号６をハイレベルにする。データを読み込む命令で、あ
る場合はアドレス・バ・ソファ１０３のアドレスをアド
レス・バス２に出力し、データ・バス３のデータを読み
込む。同時に、パリティ・ヒツト生成回路１０６により
、パリティ・ビットを生成し、データ・パリティ、ビッ
ト４と比較して４一致しない場合にはパリティ比較信号
５がハイレベルになる。今、命令デコーダ１００がブリ
フィックスを検出しパリティ・チエツク信号６がハイレ
ベルとなっており、パリティ比較信号５と論理積をとり
パリティ、エラー７が命令実行部１０２に伝えられる。
もし、命令デコーダ１００がブリフィックスを検出しな
かった場合には、パリティ・チエツク信号６はロウレベ
ルになっており、パリティ・エラーは命令実行部１０２
には伝えられない。
かった場合には、パリティ・チエツク信号６はロウレベ
ルになっており、パリティ・エラーは命令実行部１０２
には伝えられない。
次に、本発明の第２の実施例を第２図を用いて説明する
。本実施例では、ブリフィックスを付加することによる
パリティ・チエツク信号６と端子によるパリティ・チエ
ツク信号８との論理和をとった信号でパリティ比較信号
５と論理積をとることによって端子又はブリフィックス
のどちらかでパリティ・チエツクを指示されたときパリ
ティ・チエツクを行う。
。本実施例では、ブリフィックスを付加することによる
パリティ・チエツク信号６と端子によるパリティ・チエ
ツク信号８との論理和をとった信号でパリティ比較信号
５と論理積をとることによって端子又はブリフィックス
のどちらかでパリティ・チエツクを指示されたときパリ
ティ・チエツクを行う。
以上説明したように本発明は命令コードにブリフィック
スを付加することによって周辺装置ごとにソフトウェア
でパリティ・チエツクを行うか行わないかの選択ができ
る効果がある。
スを付加することによって周辺装置ごとにソフトウェア
でパリティ・チエツクを行うか行わないかの選択ができ
る効果がある。
第１図は本発明の第１の実施例のブロック図。
第２図は本発明の第２の実施例のブロック図である。
１・・・アドレス・パリティ・ビット、２・・・アドレ
ス・バス、３・・・データ・バス、４・・・データ・パ
リティ・ヒツト、５・・・パリティ比較信号、６・・・
パリティ・チエツク信号、７・・・パリティ・エラー信
号５８・・・端子によるパリティ・チエツク信号。
ス・バス、３・・・データ・バス、４・・・データ・パ
リティ・ヒツト、５・・・パリティ比較信号、６・・・
パリティ・チエツク信号、７・・・パリティ・エラー信
号５８・・・端子によるパリティ・チエツク信号。
Claims (1)
- 命令デコード時に命令コードに付加したプリフィックス
を検出する検出手段と、前記検出手段からの制御信号に
応じてパリテイ・チェックを行うか行わないかの選択を
行う手段とを有することを特徴とする情報処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2297404A JPH04169940A (ja) | 1990-11-02 | 1990-11-02 | 情報処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2297404A JPH04169940A (ja) | 1990-11-02 | 1990-11-02 | 情報処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04169940A true JPH04169940A (ja) | 1992-06-17 |
Family
ID=17846066
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2297404A Pending JPH04169940A (ja) | 1990-11-02 | 1990-11-02 | 情報処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04169940A (ja) |
-
1990
- 1990-11-02 JP JP2297404A patent/JPH04169940A/ja active Pending
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