JPH11161560A - 記憶装置のアドレス正否判定装置およびアドレス正否判定方法 - Google Patents

Abstract

(57)【要約】 【課題】 記憶装置のアドレス正否判定装置およびアド
レス正否判定方法に関し，情報処理装置から指示される
入力アドレスに基づいて実際に記憶装置にアクセスする
指定アドレスのエラーを検出することを目的とする。 【解決手段】 入力アドレスに基づいて記憶装置にアク
セスする指定アドレスを生成するアドレス制御部と，入
力アドレスを基にしてエラー検出コードを生成するエラ
ー検出コード生成部と，指定アドレスにエラー検出コー
ドと書き込みデータを一組にして書き込みをする書き込
み制御部と，指定アドレスに書き込まれているエラー検
出コードと書き込まれているデータを一組にして読み出
しをする読み出し制御部と，入力アドレスと読み出し制
御部により読み出されたエラー検出コードを入力し，記
憶装置に実際にアクセスされた指定アドレスの正否を判
定し，エラーがある場合にエラー信号を出力するアドレ
ス正否判定部とを備える構成をもつ。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は，記憶装置のアドレ
ス指定の誤りを検出するアドレス正否判定装置およびア
ドレス正否判定方法に関するものである。

【０００２】記憶装置の大容量化にともない，アドレス
指定の誤りによるデータ処理への影響が無視できなくな
っている。そのため，記憶装置に指定されたアドレスの
正否を効果的に判定する装置もしくは方法が必要とされ
ている。

【０００３】

【従来の技術】従来の記憶装置のアドレスの正否判定
は，図６に示されるようにアドレスにパリティを付加
し，記憶装置にアドレスが指定される以前にアドレスパ
リティチェック回路を設けてアドレスの正否を判定して
いた。

【０００４】図６は従来のアドレス正否判定装置を示
す。図６において，８１はアドレス正否判定装置であ
る。

【０００５】８２はアドレスレジスタであって，入力ア
ドレス（情報処理装置から指示されるアドレス）を保持
するものである。８３はパリティチェック回路であっ
て，入力アドレスの正否をチェックする回路である。

【０００６】８４はアドレスデコーダであって，入力ア
ドレスをもとに記憶装置８５に入力アドレスをデコード
するものである（デコードされて実際に記憶装置８５に
アクセスするアドレスを，以後指定アドレスと称す
る）。

【０００７】８５は記憶装置であって，アドレスデコー
ダ８４から出力される指定アドレスにデータを保持する
ものである。図６の構成の動作を説明する。

【０００８】情報処理装置で指定された入力アドレスが
アドレスレジスタ８２に入力される。入力アドレスはパ
リティチェック用のパリティをもつ。アドレスデコーダ
８４は入力アドレスをデコードして指定アドレスを生成
する。記憶装置８５において，書き込み動作であれば指
定アドレスに書き込みデータが書き込まれる。また，読
み出し動作であれば，指定アドレスのデータが読み出さ
れる。

【０００９】さらに，パリティチェック回路８３は入力
アドレスとそのパリティを入力し，入力アドレスの正否
を判定する。パリティエラーがあればアドレスエラー信
号を出力する。

【００１０】

【発明が解決しようとする課題】従来のアドレス正否の
判定は，情報処理装置から指示される入力アドレスのチ
ェックであり，アドレスデコーダでデコードされた後の
指定アドレスの正否の判定ではなかった。そのため，パ
リティチェック回路８３のチェック結果が正しいとされ
ていても，アドレスデコーダ８４でエラーが発生すると
指定アドレスが入力アドレスで指示されたアドレスと異
なり，正しいアドレスにデータを書き込み，あるいは正
しいアドレスからデータが読み出すとはかぎらなかっ
た。そのような場合には正しいデータを読み出していな
いのでエラーであるが，入力アドレスのパリティチェッ
クは正しいとされているので，そのエラーは原因を特定
することが困難であった。

【００１１】本発明は，情報処理装置から指示される入
力アドレスは共通であるか，読み出しあるいは書き込み
の一方（もしくは双方）において指定アドレスにエラー
を生じているために，正しいデータが読み出されていな
い場合を検出する記憶装置のアドレス正否判定装置およ
びアドレス正否判定方法を提供することを目的とする。

【００１２】

【課題を解決するための手段】本発明の請求項１は，記
憶装置への書き込みもしくは読み出しを指示する入力ア
ドレスに基づいて記憶装置にアクセスする指定アドレス
を生成するアドレス制御部と，入力アドレスを基にして
エラー検出コードを生成するエラー検出コード生成部
と，アドレス制御部で生成された指定アドレスにエラー
検出コードと書き込みデータを一組にして書き込みをす
る書き込み制御部と，アドレス制御部で生成された指定
アドレスに書き込まれているエラー検出コードと書き込
まれているデータを一組にして読み出しをする読み出し
制御部と，入力アドレスと読み出し制御部により読み出
されたエラー検出コードを入力し，記憶装置に実際にア
クセスされた指定アドレスの正否を判定し，エラーがあ
る場合にエラー信号を出力するアドレス正否判定部とを
備えるようにした。

【００１３】本発明の請求項３は，記憶装置への書き込
みもしくは読み出しを指示する入力アドレスに基づいて
記憶装置にアクセスする指定アドレスを生成するアドレ
ス制御部と，アドレス制御部で生成された指定アドレス
に入力アドレスのパリティと書き込みデータを一組にし
て書き込みをする書き込み制御部と，アドレス制御部で
生成された指定アドレスに書き込まれているパリティと
書き込まれているデータを一組にして読み出しをする読
み出し制御部と，入力アドレスのパリティと読み出し制
御部により読み出されたパリティを入力して比較し，パ
リティが異なる場合にエラー信号を出力するパリティ比
較器を備えるようにした。

【００１４】本発明の請求項４は，記憶装置への書き込
みもしくは読み出しを指示する入力アドレスに基づいて
記憶装置にアクセスする指定アドレスを生成するアドレ
ス制御部と，アドレス制御部で生成された指定アドレス
に入力アドレスのパリティと書き込みデータを一組にし
て書き込みをする書き込み制御部と，アドレス制御部で
生成された指定アドレスに書き込まれているパリティと
書き込まれているデータを一組にして読み出しをする読
み出し制御部と，入力アドレスのパリティと読み出し制
御部により読み出されたパリティを入力し，パリティチ
ェックをし，パリティチェック結果を出力するパリティ
チェック回路を備えるようにした。

【００１５】本発明の請求項５は，記憶装置への書き込
みもしくは読み出しを指示する入力アドレスに基づいて
記憶装置にアクセスする指定アドレスを生成し，入力ア
ドレスを基にして生成されたエラー検出コードと書き込
みデータを一組にして指定アドレスに書き込み，記憶装
置の指定アドレスに書き込まれているエラー検出コード
と書き込みデータを一組にして読み出し，入力アドレス
もしくは入力アドレスのパリティと読み出されたエラー
検出コードを入力し，記憶装置に実際にアクセスされた
指定アドレスの正否を判定するアドレス正否判定方法で
ある。

【００１６】図１は本発明の請求項１の基本構成を示す
ものである。１はアドレス正否判定装置であって，記憶
装置２に実際にアクセスされるアドレスである指定アド
レスの正否を判定するものである。

【００１７】２は記憶装置である。アドレス正否判定装
置において，１１はアドレス制御部であって，情報処理
装置側から指定される入力アドレスをもとに記憶装置２
にアクセスする指定アドレスを生成し，記憶装置２への
アドレス制御を行うものである。

【００１８】１２はエラー検出コード生成部であって，
入力アドレスに対してエラー検出コードを生成するもの
である。１３は書き込み制御部であって，エラー検出コ
ード生成部１２の生成したエラー検出コードおよび書き
込みデータを一組にして記憶装置の指定アドレスに書き
込む制御を行うものである。

【００１９】１４は読み出し制御部であって，指定アド
レスに書き込まれた一組のエラーコードと書き込みデー
タを一組にして読み出すものである。図１の構成の動作
を説明する。

【００２０】書き込みにおいて，アドレス制御部１１は
入力アドレスを基に記憶装置２にアクセスする指定アド
レスを生成する。エラー検出コード生成部１２は入力ア
ドレスを基にエラー検出コードを生成する。エラー検出
コードと書き込みデータは一組にされて記憶装置２の指
定アドレスに書き込まれる。

【００２１】読み出しにおいて，アドレス制御部１１は
入力アドレスをもとに指定アドレスを生成する。読み出
し制御部１４は指定アドレスに書き込まれているエラー
検出コードと書き込みデータを一組にして読み出す。そ
して，アドレス正否判定部１５は情報処理装置から指示
された入力アドレスと指定アドレスから読み出されたエ
ラー検出コードを入力し，エラーの有無，あるいはエラ
ーのあるアドレスのビット位置を求め，判定結果として
外部装置（図示せず）に出力する。

【００２２】次に本発明の動作を図２により具体的に説
明する。本発明は，同じ入力アドレスに対して読み出し
と書き込みの一方（もしくは双方）において指定アドレ
スの生成にエラーを生じた場合を検出するものである
が，図２では書き込みにおいて正しい指定アドレスが生
成されたが，読み出しにおいて指定アドレスにエラーを
生じた場合を例として，図１の基本構成の動作を説明す
る。

【００２３】図２において，図１と同じ参照番号は同じ
部分を表す。２１はアドレスＡ（入力アドレスＡ）であ
って，情報処理装置から指示された入力アドレスであ
る。

【００２４】２２はアドレスＡ（入力アドレスＡ）であ
って，アドレス正否判定部１５に入力される入力アドレ
スを表す。２３はデータＡであって，情報処理装置から
書き込みを指示された書き込みデータを表す。

【００２５】２４はエラー検出コードＡであって，入力
アドレスをもとにエラー検出コード生成部１２で生成さ
れ，書き込み制御部１３に取り込まれたエラー検出コー
ドＡを表す。

【００２６】２５はデータＡで，書き込み制御部１３に
取り込まれた書き込みデータを表す。２６はアドレスＡ
（指定アドレスＡ）であって，入力アドレスＡをもとに
正しく生成された指定アドレスＡを表す。

【００２７】２７はエラー検出コードＡであって記憶装
置２の指定アドレスＡに書き込まれたエラー検出コード
Ａである。２８はデータＡであって，記憶装置２の指定
アドレスＡに書き込まれた書き込みデータを表す。

【００２８】３１は入力アドレスＡを基に指定アドレス
Ａを生成すべきところを誤って指定アドレスＢを生成し
たアドレス生成エラーを表す。３２はアドレスＢ（指定
アドレスＢ）であって，入力アドレスＡを誤って生成さ
れた指定アドレスＢである。

【００２９】３３はエラー検出コードＢであり，情報処
理装置側から指示された入力アドレスＢ（図示せず）を
もとに生成され，記憶装置２の指定アドレスＢに保持さ
れたたエラー検出コードである。

【００３０】３４はデータＢであって，情報処理装置か
ら入力アドレスＢに書き込みを指示され，指定アドレス
Ｂに書き込まれたデータである。３３’は指定アドレス
Ｂ（３２）から読み出されたエラー検出コードＢを表
す。３４’はデータＢであって，指定アドレスＢから読
み出された読み出しデータを表す。

【００３１】３５はエラー検出コードＢであって，読み
出し制御部１４で指定アドレスＢから読み出され，アド
レス正否判定部１５に入力されるエラー検出コードＢを
表す。

【００３２】図２の構成の動作を説明する。入力アドレ
スＡ（２１）によりアドレスＡ（２６）へデータＡ（２
３）を書き込む指令が情報処理装置側から与えられる。
入力アドレスＡ（２１）はアドレス制御部１１に入力さ
れる。そして，アドレス制御部１１は指定アドレスＡ
（２６）を生成する。エラー検出コード生成部１２は入
力アドレスＡを基にエラー検出コードＡを生成する。書
き込み制御部１３は書き込みデータであるデータＡ（２
３）とエラー検出コードＡを入力し，一組にして記憶装
置２の指定アドレスＡ（２６）に書き込む。

【００３３】次に，情報処理装置から入力アドレスＡ
（２１）が指定されて，アドレスＡ（指定アドレスＡ）
に書き込まれているデータＡ（２８）を読み出す指令が
与えられる。アドレス制御部１１は入力アドレスＡ（２
１）を入力するが変換を誤り，指定アドレスＢ（３２）
を生成する。読み出し制御部１４は指定アドレスＢ（３
２）に書き込まれているエラー検出コードＢ（３３）と
データＢ（３４）を読み出し，出力する。読み出しを指
示された入力アドレスＡ（２２）と指定アドレスＢ（３
２）から読み出されたエラー検出コードＢ（３５）がア
ドレス正否判定部１５に入力される。アドレス正否判定
部１５は入力アドレスＡ（２２）とエラー検出コードＢ
（３５）をもとに指定アドレスに誤りがあることを検出
する。あるいは誤りのある箇所（ビット）を判定し，判
定結果として出力する。

【００３４】なお，請求項３，請求項４の発明は，エラ
ー検出コード生成部はなく，書き込み制御部が入力アド
レスのパリティをエラー検出コードとして書き込みデー
タと一組にして書き込むようにしたものである。そし
て、請求項３の発明では入力アドレスのパリティと指定
アドレスから読み出されたパリティを比較し，指定アド
レスの正否を判定するようにしたものである。また，請
求項４の発明は，入力アドレスと指定アドレスから読み
出されたパリティをもとに。パリティチェックをするこ
とにより指定アドレスの正否を判定するようにしたもの
である。

【００３５】また，請求項５の発明は，上記の発明を方
法発明として構成したものである。上記のように，本発
明によれば，読み出しもしくは書き込みにおいて生じた
指定アドレスのエラーを検出することが可能になり，記
憶装置のエラーを容易に検出することができ，記憶装置
の信頼性を向上させることが可能になる。また，本発明
によればエラー原因の解析を容易に行うことが可能にな
る。

【００３６】

【発明の実施の形態】図３は本発明の実施の形態１であ
る。図３において，５０はアドレス正否判定装置であ
る。

【００３７】５１はアドレスレジスタであって，入力ア
ドレスを保持するものである。入力アドレスはパリティ
をもつ。５２はＥＣＣコード生成回路であって，ＥＣＣ
コード（エラー検出およびエラー箇所の指示もしくはエ
ラー訂正をするエラー検出コード）を生成するものであ
る。

【００３８】５３はパリティチェック回路であって，入
力アドレスのパリティをチェックするものである。５４
は書き込み制御部である。

【００３９】５５はアドレスデコーダであって，入力ア
ドレスをデコードして指定アドレスを生成するものであ
る。５８は指定アドレスに書き込まれたＥＣＣコードで
ある。

【００４０】５９は指定アドレスに書き込まれた書き込
みデータである。６０は読み出し制御部であって，指定
アドレスのＥＣＣコード５８と書き込みデータ５９を読
み出すものである。

【００４１】６１はＥＣＣコードチェック回路であっ
て，読み出されたＥＣＣコードと入力アドレスを入力し
て，読み出されたアドレスの誤りの有無を判定するもの
である。ＥＣＣコードのビット数に応じて，シングルビ
ットエラーのみの検出信号，マルチビットエラーの検出
信号，あるいはマルチビットエラーのエラービットを指
示するシンドロームを生成するものである。

【００４２】図３の構成の動作を説明する。書き込みに
おいて，情報処理装置から入力アドレスが指示されて書
き込みデータが送られてくる。入力アドレスはアドレス
レジスタ５１に保持される。パリティチェック回路５３
はアドレスとパリティを入力し，入力アドレスのパリテ
ィチェックをする。パリティチェック回路５３はパリテ
ィエラーがあればアドレスエラー信号を外部装置に出力
する。

【００４３】アドレスデコーダ５５は入力アドレスをデ
コードして指定アドレスを生成する。また，ＥＣＣコー
ド生成回路５２はアドレスを入力し，入力されたアドレ
スに対するＥＣＣコードを生成する。書き込み制御部５
４はＥＣＣコードと書き込みデータを一組にして指定ア
ドレスに書き込む。

【００４４】次に，情報処理装置側から入力アドレスが
指示されて読み出しの指示が与えられる。入力アドレス
はアドレスレジスタ５１に保持される。パリティチェッ
ク回路５３は入力アドレスのパリティチェックをする。
パリティチェック回路５３はパリティエラーがあれはア
ドレスエラー信号を外部装置に出力する。

【００４５】アドレスデコーダ５５は入力アドレスをデ
コードして指定アドレスを生成する。読み出し制御部６
０は指定アドレスのＥＣＣコードと書き込みデータを一
組にして読み出す。ＥＣＣコードチェック回路６１は情
報処理装置から指示された入力アドレスと読み出された
ＥＣＣコードを入力し，読み出されたデータのアドレス
（指定アドレス）に誤りがないかどうかを判定する。判
定はＥＣＣコードのビット数に応じて，１ビットエラー
の検出信号，マルチビットエラーの検出信号，もしくは
シンドロームを生成し，外部装置に出力する。また，読
み出しデータは外部装置に出力される。

【００４６】図４は本発明の実施の形態２である。図４
において，図３と共通な番号は共通部分を示す。６３は
パリティ比較器であって，入力アドレスのパリティと読
み出されたパリティを比較するものである。

【００４７】７１は指定アドレスに書き込まれたパリテ
ィである。７２は指定アドレスにパリティ７１と組にし
て書き込まれた書き込みデータである。

【００４８】図４の構成の動作を説明する。書き込みに
おいて，情報処理装置から入力アドレスが指示されて書
き込みデータが送られてくる。入力アドレスはアドレス
レジスタ５１に保持される。入力アドレスはパリティを
持ち，パリティチェック回路５３は入力アドレスのパリ
ティチェックをする。パリティチェック回路５３はパリ
ティエラーがあればアドレスエラー信号１を外部装置に
出力する。

【００４９】アドレスデコーダ５５は入力アドレスをデ
コードして指定アドレスを生成する。また，書き込み制
御部５４は，入力アドレスのパリティと書き込みデータ
を一組にして指定アドレスに書き込む。

【００５０】次に，情報処理装置側から入力アドレスが
指示されて読み出しの指示が与えられる。入力アドレス
はアドレスレジスタ５１に保持される。パリティチェッ
ク回路５３は入力アドレスのパリティチェックをする。
パリティチェック回路５３はパリティエラーがあればア
ドレスエラー信号を外部装置に出力する。

【００５１】アドレスデコーダ５５は入力アドレスをデ
コードして指定アドレスを生成する。読み出し制御部６
０は指定アドレスに書き込まれているパリティと書き込
みデータを一組にして読み出す。パリティ比較器６３は
情報処理装置側から指示された入力アドレスのパリティ
と読み出されたパリティを比較し，一致しなければアド
レスエラー信号２を外部装置に出力する。また，読み出
しデータは外部装置に出力される。

【００５２】図５は本発明の実施の形態３である。図５
において，図３と共通な番号は共通部分を示す。５３’
はパリティチェック回路Ａであって，入力アドレスのパ
リティチェックをするものである。

【００５３】６４はパリティチェック回路Ｂであって，
入力アドレスと読み出されたパリティを入力して，パリ
ティチェックを行うものである。７１は指定アドレスに
書き込まれたパリティである。

【００５４】７２は指定アドレスにパリティ７１と組に
して書き込まれた書き込みデータである。図４の構成の
動作を説明する。

【００５５】書き込みにおいて，情報処理装置から入力
アドレスが指示されて書き込みデータが送られてくる。
入力アドレスはアドレスレジスタ５１に保持される。入
力アドレスはパリティを持ち，パリティチェック回路Ａ
５３’は入力アドレスのパリティチェックをする。パリ
ティチェック回路Ａ５３’はパリティエラーがあれはア
ドレスエラー信号１を外部装置に出力する。

【００５６】アドレスデコーダ５５は入力アドレスをデ
コードして指定アドレスを生成する。また，書き込み制
御部５４は入力アドレスのパリティと書き込みデータを
一組にして指定アドレスに書き込む。

【００５７】次に，情報処理装置側から入力アドレスが
指示されて読み出しの指示が与えられる。入力アドレス
はアドレスレジスタ５１に保持される。パリティチェッ
ク回路Ａ５３’は入力アドレスのパリティチェックをす
る。パリティチェック回路Ａ５３’はパリティエラーが
あればアドレスエラー信号を外部装置に出力する。

【００５８】アドレスデコーダ５５は入力アドレスをデ
コードして指定アドレスを生成する。読み出し制御部６
０は指定アドレスに書き込まれているパリティと書き込
みデータを一組にして読み出す。パリティチェック回路
Ｂ６４は情報処理装置から指示された入力アドレスと読
み出されたパリティを入力しパリティチェックをする。
パリティエラーがあれば，アドレスエラー信号２を外部
装置に出力する。また，読み出しデータは外部装置に出
力される。

【００５９】

【発明の効果】本発明によれば，読み出しもしくは書き
込みにおいて，実際に記憶装置にアクセスされる指定ア
ドレスのエラーを検出することが可能になり，情報処理
装置から指示される入力アドレスは正常であるが，実際
に読み出されたデータは情報処理装置から指示されたデ
ータでないエラーを容易に検出することができる。その
ため，本発明によれば，記憶装置の信頼性を向上させる
ことが可能になり，また，エラー原因の解析を容易に行
うことが可能になる。

【図面の簡単な説明】

【図１】本発明の基本構成を示す図である。

【図２】本発明の基本構成の動作説明図である。

【図３】本発明の実施の形態１を示す図である。

【図４】本発明の実施の形態２を示す図である。

【図５】本発明の実施の形態３を示す図である。

【図６】従来のアドレス正否判定装置を示す図である。

【符号の説明】

１：アドレス正否判定装置 ２：記憶装置 １１：アドレス制御部 １２：エラー検出コード生成部 １３：書き込み制御部 １４：読み出し制御部 １５：アドレス正否判定部 １６：判定結果出力部

Claims (5)

【特許請求の範囲】
1. 【請求項１】 記憶装置への書き込みもしくは読み出し
   を指示する入力アドレスに基づいて記憶装置にアクセス
   する指定アドレスを生成するアドレス制御部と，入力ア
   ドレスを基にしてエラー検出コードを生成するエラー検
   出コード生成部と，アドレス制御部で生成された指定ア
   ドレスにエラー検出コードと書き込みデータを一組にし
   て書き込みをする書き込み制御部と，アドレス制御部で
   生成された指定アドレスに書き込まれているエラー検出
   コードと書き込まれているデータを一組にして読み出し
   をする読み出し制御部と，入力アドレスと読み出し制御
   部により読み出されたエラー検出コードを入力し，記憶
   装置に実際にアクセスされた指定アドレスの正否を判定
   し，エラーがある場合にエラー信号を出力するアドレス
   正否判定部とを備えたことを特徴とするアドレス正否判
   定装置。
2. 【請求項２】 エラー検出コード生成部はＥＣＣコード
   生成回路であり，エラー検出コードはＥＣＣコードであ
   り，アドレス正否判定部はＥＣＣコードチェック回路で
   あることを特徴とする請求項１に記載のアドレス正否判
   定装置。
3. 【請求項３】 記憶装置への書き込みもしくは読み出し
   を指示する入力アドレスに基づいて記憶装置にアクセス
   する指定アドレスを生成するアドレス制御部と，アドレ
   ス制御部で生成された指定アドレスに入力アドレスのパ
   リティと書き込みデータを一組にして書き込みをする書
   き込み制御部と，アドレス制御部で生成された指定アド
   レスに書き込まれているパリティと書き込まれているデ
   ータを一組にして読み出しをする読み出し制御部と，入
   力アドレスのパリティと読み出し制御部により読み出さ
   れたパリティを入力して比較し，パリティが異なる場合
   にエラー信号を出力するパリティ比較器を備えたことを
   特徴とするアドレス正否判定装置。
4. 【請求項４】 記憶装置への書き込みもしくは読み出し
   を指示する入力アドレスに基づいて記憶装置にアクセス
   する指定アドレスを生成するアドレス制御部と，アドレ
   ス制御部で生成された指定アドレスに入力アドレスのパ
   リティと書き込みデータを一組にして書き込みをする書
   き込み制御部と，アドレス制御部で生成された指定アド
   レスに書き込まれているパリティと書き込まれているデ
   ータを一組にして読み出しをする読み出し制御部と，入
   力アドレスのパリティと読み出し制御部により読み出さ
   れたパリティを入力してパリティチェックをするパリテ
   ィチェック回路を備えたことを特徴とするアドレス正否
   判定装置。
5. 【請求項５】 記憶装置への書き込みもしくは読み出し
   を指示する入力アドレスに基づいて記憶装置にアクセス
   する指定アドレスを生成し，入力アドレスを基にして生
   成されたエラー検出コードと書き込みデータを一組にし
   て指定アドレスに書き込み，記憶装置の指定アドレスに
   書き込まれているエラー検出コードと書き込みデータを
   一組にして読み出し，入力アドレスもしくは入力アドレ
   スのパリティと読み出されたエラー検出コードを入力
   し，記憶装置に実際にアクセスされた指定アドレスの正
   否を判定するアドレス正否判定方法。