JPH07105102A - メモリ制御装置 - Google Patents
メモリ制御装置Info
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- JPH07105102A JPH07105102A JP5253219A JP25321993A JPH07105102A JP H07105102 A JPH07105102 A JP H07105102A JP 5253219 A JP5253219 A JP 5253219A JP 25321993 A JP25321993 A JP 25321993A JP H07105102 A JPH07105102 A JP H07105102A
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- Japan
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- address
- memory
- data
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- Detection And Correction Of Errors (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】
【目的】本発明は、データのみならずアドレスにもパリ
ティを付加し、メモリに記憶しておくことによりアドレ
スラインの誤動作も検出して信頼性の向上をはかったメ
モリ制御装置を構築することを主な特徴とする。 【構成】メモリ１２内にメモリアドレスパリティを記憶
し、読出し時、パリティ生成・検査回路１１にてパリテ
ィチェックを行うことによってアドレスラインの誤動作
を検出できるようにし、信頼性の高いメモリ制御装置を
構築するもので、更に、アドレスパリティに対するビッ
ト誤り訂正、検出のためのチェックビットも付加し、チ
ェックビット生成・検査回路２３にて読み出し時にビッ
ト誤り訂正を行い、その結果得られるアドレスパリティ
にてアドレスラインの誤動作を検出することにより一層
の信頼性向上を図るものである。
ティを付加し、メモリに記憶しておくことによりアドレ
スラインの誤動作も検出して信頼性の向上をはかったメ
モリ制御装置を構築することを主な特徴とする。 【構成】メモリ１２内にメモリアドレスパリティを記憶
し、読出し時、パリティ生成・検査回路１１にてパリテ
ィチェックを行うことによってアドレスラインの誤動作
を検出できるようにし、信頼性の高いメモリ制御装置を
構築するもので、更に、アドレスパリティに対するビッ
ト誤り訂正、検出のためのチェックビットも付加し、チ
ェックビット生成・検査回路２３にて読み出し時にビッ
ト誤り訂正を行い、その結果得られるアドレスパリティ
にてアドレスラインの誤動作を検出することにより一層
の信頼性向上を図るものである。
Description
【０００１】
【産業上の利用分野】この発明は情報処理システムにお
けるメモリ制御装置に関する。
けるメモリ制御装置に関する。
【０００２】
【従来の技術】従来、情報処理システムにて使用される
メモリ制御装置においては、データに対しパリティやＥ
ＣＣ（エラーコレクティングコード）を付加することに
より、メモリデータの信頼性を確保している。これはＤ
ＲＡＭにおけるソフトエラー対策を主目的とした対策で
あるが、ＤＲＡＭチップ外部のデータ信号線上のノイズ
等による誤動作に対しても有効なものであった。これに
対し、アドレスラインについては特にこの様な信頼性対
策はなされていなかったのが現状であり、満足の得られ
るレベルには至っていない。
メモリ制御装置においては、データに対しパリティやＥ
ＣＣ（エラーコレクティングコード）を付加することに
より、メモリデータの信頼性を確保している。これはＤ
ＲＡＭにおけるソフトエラー対策を主目的とした対策で
あるが、ＤＲＡＭチップ外部のデータ信号線上のノイズ
等による誤動作に対しても有効なものであった。これに
対し、アドレスラインについては特にこの様な信頼性対
策はなされていなかったのが現状であり、満足の得られ
るレベルには至っていない。
【０００３】
【発明が解決しようとする課題】上述した従来例におい
て、アドレスラインに誤動作があり、誤ったアドレスの
データをアクセスしてしまった場合、データに対する検
査のみでは誤りが検出されない場合が有り得る。又、デ
ータに対する検査にて誤りが検出された場合、それがデ
ータの誤りなのか、アドレスの誤りなのか判別できない
といった不都合を有する。
て、アドレスラインに誤動作があり、誤ったアドレスの
データをアクセスしてしまった場合、データに対する検
査のみでは誤りが検出されない場合が有り得る。又、デ
ータに対する検査にて誤りが検出された場合、それがデ
ータの誤りなのか、アドレスの誤りなのか判別できない
といった不都合を有する。
【０００４】この発明は上記事情に鑑みてなされたもの
であり、メモリ内にメモリアドレスパリティを記憶し、
読出し時にパリティチェックを行うことによってアドレ
スラインの誤動作を検出できるようにし、信頼性の高い
メモリ制御装置を提供することを第１の目的とする。更
に、アドレスパリティに対するビット誤り訂正、検出の
ためのチェックビットも付加し、読み出し時にビット誤
り訂正を行い、その結果のアドレスパリティにてアドレ
スラインの誤動作を検出することにより一層の信頼性向
上をはかったメモリ制御装置を提供することを第２の目
的とする。
であり、メモリ内にメモリアドレスパリティを記憶し、
読出し時にパリティチェックを行うことによってアドレ
スラインの誤動作を検出できるようにし、信頼性の高い
メモリ制御装置を提供することを第１の目的とする。更
に、アドレスパリティに対するビット誤り訂正、検出の
ためのチェックビットも付加し、読み出し時にビット誤
り訂正を行い、その結果のアドレスパリティにてアドレ
スラインの誤動作を検出することにより一層の信頼性向
上をはかったメモリ制御装置を提供することを第２の目
的とする。
【０００５】
【課題を解決するための手段ならびに作用】本発明のメ
モリ制御装置は、メモリを構成する各エントリに、デー
タを記憶するデータ領域と、アドレスパリティを記憶す
るアドレスパリティ領域を割り付け、メモリに対してデ
ータを書込む際、外部から供給されるアドレスに対しパ
リティデータを生成し、データ読出し時、外部から供給
されるアドレスと上記メモリから得られるアドレスパリ
ティとによりパリティエラー有無を検査するパリティ生
成・検査回路を有し、書込動作時、パリティ生成・検査
回路により生成されるパリティをデータと共に上記メモ
リに書込み、読出し動作時、そのデータを読出すと共に
パリティ生成・検査回路によりパリティエラーの有無を
検査し、結果を外部に通知することにより、メモリアク
セス時のアドレスのビット誤りを検出することを特徴と
する。
モリ制御装置は、メモリを構成する各エントリに、デー
タを記憶するデータ領域と、アドレスパリティを記憶す
るアドレスパリティ領域を割り付け、メモリに対してデ
ータを書込む際、外部から供給されるアドレスに対しパ
リティデータを生成し、データ読出し時、外部から供給
されるアドレスと上記メモリから得られるアドレスパリ
ティとによりパリティエラー有無を検査するパリティ生
成・検査回路を有し、書込動作時、パリティ生成・検査
回路により生成されるパリティをデータと共に上記メモ
リに書込み、読出し動作時、そのデータを読出すと共に
パリティ生成・検査回路によりパリティエラーの有無を
検査し、結果を外部に通知することにより、メモリアク
セス時のアドレスのビット誤りを検出することを特徴と
する。
【０００６】又、メモリに対し、更に、アドレスパリテ
ィに対するビット誤り訂正・検出のためのチェックビッ
トを記憶する領域を割り付け、書込み動作時、アドレス
パリティに対しビット誤り訂正・検出のためのチェック
ビットを生成し、読出し動作時、メモリから得られるア
ドレスパリティ、チェックビットからビット誤り訂正・
検出を行うチェックビット生成・検査回路とを備え、書
込動作時、上記パリティ生成・検査回路により生成され
るアドレスパリティに対し、上記チェックビット生成・
検査回路を介してチェックビットを生成してデータ、ア
ドレスパリティ、チェックビットのそれぞれ書き込み、
読出し動作時、必要データを読み出すと共に、上記チェ
ックビット生成・検査回路によりアドレスパリティのビ
ット誤りの有無を検査し、その結果を外部に通知すると
共に、訂正可能な誤りがあった場合は訂正し、その結果
のアドレスパリティを使用して上記パリティ生成・検査
回路によりパリティエラーの有無を検査し、その結果を
外部に通知することにより、メモリアクセス時のアドレ
スのビット誤りを検出し、かつ、ソフトエラーによる誤
り検出を防止することも特徴とする。
ィに対するビット誤り訂正・検出のためのチェックビッ
トを記憶する領域を割り付け、書込み動作時、アドレス
パリティに対しビット誤り訂正・検出のためのチェック
ビットを生成し、読出し動作時、メモリから得られるア
ドレスパリティ、チェックビットからビット誤り訂正・
検出を行うチェックビット生成・検査回路とを備え、書
込動作時、上記パリティ生成・検査回路により生成され
るアドレスパリティに対し、上記チェックビット生成・
検査回路を介してチェックビットを生成してデータ、ア
ドレスパリティ、チェックビットのそれぞれ書き込み、
読出し動作時、必要データを読み出すと共に、上記チェ
ックビット生成・検査回路によりアドレスパリティのビ
ット誤りの有無を検査し、その結果を外部に通知すると
共に、訂正可能な誤りがあった場合は訂正し、その結果
のアドレスパリティを使用して上記パリティ生成・検査
回路によりパリティエラーの有無を検査し、その結果を
外部に通知することにより、メモリアクセス時のアドレ
スのビット誤りを検出し、かつ、ソフトエラーによる誤
り検出を防止することも特徴とする。
【０００７】このことにより、アドレスラインの誤動作
を検出することが出来、システムの誤動作の解析が容易
となる。また、アドレスラインの誤動作を検出すること
が出来、誤ったメモリアクセス結果を使用してしまうこ
とを予防できる。
を検出することが出来、システムの誤動作の解析が容易
となる。また、アドレスラインの誤動作を検出すること
が出来、誤ったメモリアクセス結果を使用してしまうこ
とを予防できる。
【０００８】
【実施例】以下、図面を使用して本発明の実施例を説明
する。図１は本発明の一実施例を示すブロック図であ
る。図において、符号１１はパリティ生成検査回路であ
り、書込動作時はラインａを介して入力されるアドレス
のパリティを生成し、ラインｂに出力する。読出し動作
時はラインａより入力されるアドレスとラインｂより入
力されるパリティを検査し、エラーの有無をラインｄに
出力する。
する。図１は本発明の一実施例を示すブロック図であ
る。図において、符号１１はパリティ生成検査回路であ
り、書込動作時はラインａを介して入力されるアドレス
のパリティを生成し、ラインｂに出力する。読出し動作
時はラインａより入力されるアドレスとラインｂより入
力されるパリティを検査し、エラーの有無をラインｄに
出力する。
【０００９】符号１２はメモリであり、ラインａを介
し、例えば、図示せぬＣＰＵによって生成され供給され
るアドレスによりアドレシングされ、書込動作時、ライ
ンをｂを介して入力されるアドレスパリティ、ラインｇ
を介して入力されるデータ、チェックビットが書込ま
れ、読出し動作時にはそれぞれ読出されラインｂ、ｇに
出力される。符号１２１はデータ／チェックビット記憶
部であり、符号１２２はパリティ記憶部である。
し、例えば、図示せぬＣＰＵによって生成され供給され
るアドレスによりアドレシングされ、書込動作時、ライ
ンをｂを介して入力されるアドレスパリティ、ラインｇ
を介して入力されるデータ、チェックビットが書込ま
れ、読出し動作時にはそれぞれ読出されラインｂ、ｇに
出力される。符号１２１はデータ／チェックビット記憶
部であり、符号１２２はパリティ記憶部である。
【００１０】符号１３はチェックビット生成検査回路で
あり、書込動作時はラインｃを介して入力されるデータ
に対しチェックビットを生成し付加したものをラインｇ
に出力する。読出し動作時はラインｇより入力されるデ
ータ、チェックビットよりビット誤り有無を検査し、そ
の結果をラインｅに出力するとともに、訂正可能な誤り
があった場合には訂正したデータをラインｃに出力す
る。
あり、書込動作時はラインｃを介して入力されるデータ
に対しチェックビットを生成し付加したものをラインｇ
に出力する。読出し動作時はラインｇより入力されるデ
ータ、チェックビットよりビット誤り有無を検査し、そ
の結果をラインｅに出力するとともに、訂正可能な誤り
があった場合には訂正したデータをラインｃに出力す
る。
【００１１】上述したように、メモリ１２を構成する各
エントリに、データを記憶するデータ領域（１２１）
と、アドレスパリティを記憶するアドレスパリティ領域
（１２２）を割り付け、メモリ１２に対してデータを書
込む際、外部から供給されるアドレスａに対しパリティ
データを生成し、データ読出し時、外部から供給される
アドレスとメモリ１２から得られるアドレスパリティと
によりパリティエラー有無を検査するパリティ生成・検
査回路１１を有し、書込動作時、パリティ生成・検査回
路１１により生成されるパリティをデータと共に上記メ
モリ１２に書込み、読出し動作時、そのデータを読出す
と共にパリティ生成・検査回路１１によりパリティエラ
ーの有無を検査し、結果を外部に通知することにより、
メモリアクセス時のアドレスのビット誤りを検出するも
のである。
エントリに、データを記憶するデータ領域（１２１）
と、アドレスパリティを記憶するアドレスパリティ領域
（１２２）を割り付け、メモリ１２に対してデータを書
込む際、外部から供給されるアドレスａに対しパリティ
データを生成し、データ読出し時、外部から供給される
アドレスとメモリ１２から得られるアドレスパリティと
によりパリティエラー有無を検査するパリティ生成・検
査回路１１を有し、書込動作時、パリティ生成・検査回
路１１により生成されるパリティをデータと共に上記メ
モリ１２に書込み、読出し動作時、そのデータを読出す
と共にパリティ生成・検査回路１１によりパリティエラ
ーの有無を検査し、結果を外部に通知することにより、
メモリアクセス時のアドレスのビット誤りを検出するも
のである。
【００１２】図１に示す実施例ではメモリ１２を構成す
るデータ領域の中に、ビット誤り訂正・検出のためのチ
ェックビットを含み、このためにチェックビット生成・
検査回路１３が内蔵される。システムは、アドレスパリ
ティエラー発生時、その時のメモリアクセスは正当なも
のと扱ってシステム動作を続け、エラーの履歴を残す。
るデータ領域の中に、ビット誤り訂正・検出のためのチ
ェックビットを含み、このためにチェックビット生成・
検査回路１３が内蔵される。システムは、アドレスパリ
ティエラー発生時、その時のメモリアクセスは正当なも
のと扱ってシステム動作を続け、エラーの履歴を残す。
【００１３】図２は本発明の他の実施例を示すブロック
図である。図において、符号２１はパリティ生成検査回
路であり、書込動作時はラインａより入力されるアドレ
スのパリティを生成しラインｂに出力する。読出し動作
時は、ラインａより入力されるアドレスとラインｂより
入力されるパリティを検査し、エラーの有無をラインｄ
に出力する。
図である。図において、符号２１はパリティ生成検査回
路であり、書込動作時はラインａより入力されるアドレ
スのパリティを生成しラインｂに出力する。読出し動作
時は、ラインａより入力されるアドレスとラインｂより
入力されるパリティを検査し、エラーの有無をラインｄ
に出力する。
【００１４】符号２２はメモリであり、ラインａにより
アドレシングされ、書込み動作時はラインｆより入力さ
れるアドレスパリティ、ラインｇより入力されるデー
タ、ラインｈより入力されるチェックビットが書込ま
れ、読出し動作時には、それぞれが読出されラインｆ、
ラインｇ、そしてライインｈに出力される。符号２２１
はデータ記憶部、符号２２２はアドレスパリティ記憶
部、符号２２３はチェックビット記憶部である。
アドレシングされ、書込み動作時はラインｆより入力さ
れるアドレスパリティ、ラインｇより入力されるデー
タ、ラインｈより入力されるチェックビットが書込ま
れ、読出し動作時には、それぞれが読出されラインｆ、
ラインｇ、そしてライインｈに出力される。符号２２１
はデータ記憶部、符号２２２はアドレスパリティ記憶
部、符号２２３はチェックビット記憶部である。
【００１５】符号２３はチェックビット生成・検査回路
であり、書込動作時はラインｂ、ｃより入力されるそれ
ぞれ、アドレスパリティ、データをそのままラインｆ、
ｇに出力すると共にチェックビットを生成し、これをラ
インｈに出力する。読出し動作時はラインｆ、ｇ、ｈよ
り入力されるアドレスパリティ、データ、チェックビッ
トよりビット誤り有無を検査し、その結果をラインｅに
出力するとともに、訂正可能な誤りがあった場合には訂
正したアドレスパリティ、データを、それぞれライン
ｐ、ｃに出力する。
であり、書込動作時はラインｂ、ｃより入力されるそれ
ぞれ、アドレスパリティ、データをそのままラインｆ、
ｇに出力すると共にチェックビットを生成し、これをラ
インｈに出力する。読出し動作時はラインｆ、ｇ、ｈよ
り入力されるアドレスパリティ、データ、チェックビッ
トよりビット誤り有無を検査し、その結果をラインｅに
出力するとともに、訂正可能な誤りがあった場合には訂
正したアドレスパリティ、データを、それぞれライン
ｐ、ｃに出力する。
【００１６】上述したように、データを記憶するデータ
領域２２１とアドレスパリティを記憶するアドレスパリ
ティ領域２２２とデータ及びアドレスパリティに対する
ビット誤り訂正・検出のためのチェックビットを記憶す
る領域２２３とを各エントリに割り付けたメモリ２２
と、書込動作時、ラインａを介して供給されるアドレス
に対してパリティを生成し、読出し動作時、外部から供
給されるアドレスとメモリ２２から得られるアドレスパ
リティによりパリティエラーの有無を検査するパリティ
生成・検査回路２１と、書込み動作時、その書込みデー
タとアドレスパリティに対しビット誤り訂正・検出のた
めのチェックビットを生成し、読出し動作時、メモリか
ら得られるデータ、アドレスパリティ、チェックビット
からビット誤り訂正・検出を行うチェックビット生成・
検査回路２３とを備えて、書込動作時、書き込むべきデ
ータとパリティ生成・検査回路２１により生成されるア
ドレスパリティに対し、チェックビット生成・検査回路
２３を介してチェックビットを生成してそれぞれ書き込
み、読出し動作時、チェックビット生成・検査回路２３
によりビット誤りの有無を検査し、その結果を外部に通
知すると共に、訂正可能な誤りがあった場合は訂正し、
その結果のアドレスパリティを使用して上記パリティ生
成・検査回路２１によりパリティエラーの有無を検査
し、その結果を外部に通知することにより、メモリアク
セス時のアドレスのビット誤りを検出し、かつ、ＤＲＡ
Ｍのソフトエラーによる誤検出を防止することができ
る。
領域２２１とアドレスパリティを記憶するアドレスパリ
ティ領域２２２とデータ及びアドレスパリティに対する
ビット誤り訂正・検出のためのチェックビットを記憶す
る領域２２３とを各エントリに割り付けたメモリ２２
と、書込動作時、ラインａを介して供給されるアドレス
に対してパリティを生成し、読出し動作時、外部から供
給されるアドレスとメモリ２２から得られるアドレスパ
リティによりパリティエラーの有無を検査するパリティ
生成・検査回路２１と、書込み動作時、その書込みデー
タとアドレスパリティに対しビット誤り訂正・検出のた
めのチェックビットを生成し、読出し動作時、メモリか
ら得られるデータ、アドレスパリティ、チェックビット
からビット誤り訂正・検出を行うチェックビット生成・
検査回路２３とを備えて、書込動作時、書き込むべきデ
ータとパリティ生成・検査回路２１により生成されるア
ドレスパリティに対し、チェックビット生成・検査回路
２３を介してチェックビットを生成してそれぞれ書き込
み、読出し動作時、チェックビット生成・検査回路２３
によりビット誤りの有無を検査し、その結果を外部に通
知すると共に、訂正可能な誤りがあった場合は訂正し、
その結果のアドレスパリティを使用して上記パリティ生
成・検査回路２１によりパリティエラーの有無を検査
し、その結果を外部に通知することにより、メモリアク
セス時のアドレスのビット誤りを検出し、かつ、ＤＲＡ
Ｍのソフトエラーによる誤検出を防止することができ
る。
【００１７】図２に示す実施例において、システムは、
訂正不能なビット誤りが発生せずアドレスパリティエラ
ーが発生した場合、その時のメモリアクセスは不当なも
のとして扱い、訂正不能なビット誤りが発生した場合、
その時のメモリアクセスはアドレスパリティに関しての
み正当なものとして扱いエラー履歴を残す。
訂正不能なビット誤りが発生せずアドレスパリティエラ
ーが発生した場合、その時のメモリアクセスは不当なも
のとして扱い、訂正不能なビット誤りが発生した場合、
その時のメモリアクセスはアドレスパリティに関しての
み正当なものとして扱いエラー履歴を残す。
【００１８】図３は本発明の更に他の実施例を示すブロ
ック図である。図において、符号３１はパリティ生成・
検査回路であり、書込動作時はラインａより入力される
アドレスのパリティを生成しラインｂに出力する。読出
し動作時はラインａより入力されるアドレスとラインｂ
より入力されるパリティを検査し、エラーの有無をライ
ンｄに出力する。
ック図である。図において、符号３１はパリティ生成・
検査回路であり、書込動作時はラインａより入力される
アドレスのパリティを生成しラインｂに出力する。読出
し動作時はラインａより入力されるアドレスとラインｂ
より入力されるパリティを検査し、エラーの有無をライ
ンｄに出力する。
【００１９】符号３２はメモリであり、ラインａにより
アドレシングされ、書込動作時はラインｆより入力され
るアドレスパリティ、ラインｈより入力されるチェック
ビット、ラインｇより入力されるデータ及びチェックビ
ットが書込まれ、読出し動作時にはそれぞれ読出されラ
インｆ、ｈ、ｇに出力される。符号３２１はデータ及び
データに対するチェックビット記憶部、符号３２２はア
ドレスパリティ記憶部、符号３２３はアドレスパリティ
に対するチェックビット記憶部である。
アドレシングされ、書込動作時はラインｆより入力され
るアドレスパリティ、ラインｈより入力されるチェック
ビット、ラインｇより入力されるデータ及びチェックビ
ットが書込まれ、読出し動作時にはそれぞれ読出されラ
インｆ、ｈ、ｇに出力される。符号３２１はデータ及び
データに対するチェックビット記憶部、符号３２２はア
ドレスパリティ記憶部、符号３２３はアドレスパリティ
に対するチェックビット記憶部である。
【００２０】符号３３１はチェックビット生成・検査回
路であり、書込動作時はラインｃより入力されるデータ
に対しチェックビットを生成し付加したものをラインｇ
に出力する。読出し動作時はラインｇより入力されるデ
ータ、チェックビットよりビット誤り有無を検査し、そ
の結果をラインｉに出力すると共に、訂正可能な誤りが
あった場合には訂正したデータをラインｃに出力する。
路であり、書込動作時はラインｃより入力されるデータ
に対しチェックビットを生成し付加したものをラインｇ
に出力する。読出し動作時はラインｇより入力されるデ
ータ、チェックビットよりビット誤り有無を検査し、そ
の結果をラインｉに出力すると共に、訂正可能な誤りが
あった場合には訂正したデータをラインｃに出力する。
【００２１】符号３３２はチェックビット生成・検査回
路であり、書込み動作時はラインｄより入力されるアド
レスパリティをそのままラインｆに出力すると共に、チ
ェックビットを生成しこれをラインｈに出力する。読出
し動作時はラインｆ、ｈより入力されるアドレスパリテ
ィ、チェックビットよりビット誤り有無を検査し、その
結果をラインｅに出力すると共に、訂正可能な誤りがあ
った場合には訂正したアドレスパリティをラインｂに出
力する。
路であり、書込み動作時はラインｄより入力されるアド
レスパリティをそのままラインｆに出力すると共に、チ
ェックビットを生成しこれをラインｈに出力する。読出
し動作時はラインｆ、ｈより入力されるアドレスパリテ
ィ、チェックビットよりビット誤り有無を検査し、その
結果をラインｅに出力すると共に、訂正可能な誤りがあ
った場合には訂正したアドレスパリティをラインｂに出
力する。
【００２２】上述したように、データ及びデータに対す
るチェックビットを記憶するデータならびにチェックビ
ット記憶領域３２１と、アドレスパリティを記憶するア
ドレスパリティ領域３２２と、アドレスパリティに対す
るビット誤り訂正・検出のためのチェックビットを記憶
する領域３２３とを各エントリに割り付けたメモリ３２
と、書込動作時、外部から供給されるアドレスに対して
パリティを生成し、読出し動作時、外部から供給される
アドレスとメモリから得られるアドレスパリティにより
パリティエラーの有無を検査するパリティ生成・検査回
路３１と、書込み動作時、アドレスパリティに対しビッ
ト誤り訂正・検出のためのチェックビットを生成し、読
出し動作時、メモリ３２から得られるアドレスパリテ
ィ、チェックビットからビット誤り訂正・検出を行うチ
ェックビット生成・検査回路３３２とを備えて、書込動
作時、パリティ生成・検査回路３１により生成されるア
ドレスパリティに対し、上記チェックビット生成・検査
回路３３２を介してチェックビットを生成してデータ、
アドレスパリティ、チェックビットのそれぞれ書き込
み、読出し動作時、必要データを読み出すと共に、チェ
ックビット生成・検査回路３３２によりアドレスパリテ
ィのビット誤りの有無を検査し、その結果を外部に通知
すると共に、訂正可能な誤りがあった場合は訂正し、そ
の結果のアドレスパリティを使用してパリティ生成・検
査回路３１によりパリティエラーの有無を検査し、その
結果を外部に通知することにより、メモリアクセス時の
アドレスのビット誤りを検出し、かつ、ＤＲＡＭＡソフ
トエラーによる誤り検出を防止することができる。
るチェックビットを記憶するデータならびにチェックビ
ット記憶領域３２１と、アドレスパリティを記憶するア
ドレスパリティ領域３２２と、アドレスパリティに対す
るビット誤り訂正・検出のためのチェックビットを記憶
する領域３２３とを各エントリに割り付けたメモリ３２
と、書込動作時、外部から供給されるアドレスに対して
パリティを生成し、読出し動作時、外部から供給される
アドレスとメモリから得られるアドレスパリティにより
パリティエラーの有無を検査するパリティ生成・検査回
路３１と、書込み動作時、アドレスパリティに対しビッ
ト誤り訂正・検出のためのチェックビットを生成し、読
出し動作時、メモリ３２から得られるアドレスパリテ
ィ、チェックビットからビット誤り訂正・検出を行うチ
ェックビット生成・検査回路３３２とを備えて、書込動
作時、パリティ生成・検査回路３１により生成されるア
ドレスパリティに対し、上記チェックビット生成・検査
回路３３２を介してチェックビットを生成してデータ、
アドレスパリティ、チェックビットのそれぞれ書き込
み、読出し動作時、必要データを読み出すと共に、チェ
ックビット生成・検査回路３３２によりアドレスパリテ
ィのビット誤りの有無を検査し、その結果を外部に通知
すると共に、訂正可能な誤りがあった場合は訂正し、そ
の結果のアドレスパリティを使用してパリティ生成・検
査回路３１によりパリティエラーの有無を検査し、その
結果を外部に通知することにより、メモリアクセス時の
アドレスのビット誤りを検出し、かつ、ＤＲＡＭＡソフ
トエラーによる誤り検出を防止することができる。
【００２３】尚、この実施例では、メモリ３２を構成す
るデータ領域の中に、ビット誤り訂正・検出のためのチ
ェックビットを含み、このためにチェックビット生成・
検査回路３３１が内蔵される。この場合システムは、訂
正不能なビット誤りが発生せずアドレスパリティエラー
が発生した場合、その時のメモリアクセスは不当なもの
として扱い、訂正不能なビット誤りが発生した場合、そ
の時のメモリアクセスはアドレスパリティに関してのみ
正当なものとして扱いエラー履歴を残す。
るデータ領域の中に、ビット誤り訂正・検出のためのチ
ェックビットを含み、このためにチェックビット生成・
検査回路３３１が内蔵される。この場合システムは、訂
正不能なビット誤りが発生せずアドレスパリティエラー
が発生した場合、その時のメモリアクセスは不当なもの
として扱い、訂正不能なビット誤りが発生した場合、そ
の時のメモリアクセスはアドレスパリティに関してのみ
正当なものとして扱いエラー履歴を残す。
【００２４】
【発明の効果】以上説明のように本発明は、メモリ内に
メモリアドレスパリティを記憶し、読出し時にパリティ
チェックを行うことによってアドレスラインの誤動作を
検出できるようにし、信頼性の高いメモリ制御装置を構
築するもので、更に、アドレスパリティに対するビット
誤り訂正、検出のためのチェックビットも付加し、読み
出し時にビット誤り訂正を行い、その結果のアドレスパ
リティにてアドレスラインの誤動作を検出することによ
り一層の信頼性向上を図ったメモリ制御装置を提供で
き、このことにより、アドレスラインの誤動作を検出す
ることが出来、システムの誤動作の解析が容易となる。
また、アドレスラインの誤動作を検出することが出来、
誤ったメモリアクセス結果を使用してしまうことを予防
できる等の効果も得られる。
メモリアドレスパリティを記憶し、読出し時にパリティ
チェックを行うことによってアドレスラインの誤動作を
検出できるようにし、信頼性の高いメモリ制御装置を構
築するもので、更に、アドレスパリティに対するビット
誤り訂正、検出のためのチェックビットも付加し、読み
出し時にビット誤り訂正を行い、その結果のアドレスパ
リティにてアドレスラインの誤動作を検出することによ
り一層の信頼性向上を図ったメモリ制御装置を提供で
き、このことにより、アドレスラインの誤動作を検出す
ることが出来、システムの誤動作の解析が容易となる。
また、アドレスラインの誤動作を検出することが出来、
誤ったメモリアクセス結果を使用してしまうことを予防
できる等の効果も得られる。
【図１】本発明の一実施例を示すブロック図。
【図２】本発明の他の実施例を示すブロック図。
【図３】本発明の他の実施例を示すブロック図。
１１，２１，３１…パリティ生成・検査回路、１２，２
２，３２…メモリ、１３，２３，３３１，３３２…チェ
ックビット生成・検査回路。
２，３２…メモリ、１３，２３，３３１，３３２…チェ
ックビット生成・検査回路。
Claims (8)
- 【請求項１】 メモリを構成する各エントリに、データ
を記憶するデータ領域と、アドレスパリティを記憶する
アドレスパリティ領域を割り付け、メモリに対してデー
タを書込む際、外部から供給されるアドレスに対しパリ
ティデータを生成し、データ読出し時、外部から供給さ
れるアドレスと上記メモリから得られるアドレスパリテ
ィとによりパリティエラー有無を検査するパリティ生成
・検査回路を有し、書込動作時、パリティ生成・検査回
路により生成されるパリティをデータと共に上記メモリ
に書込み、読出し動作時、そのデータを読出すと共にパ
リティ生成・検査回路によりパリティエラーの有無を検
査し、結果を外部に通知することにより、メモリアクセ
ス時のアドレスのビット誤りを検出することを特徴とす
るメモリ制御装置。 - 【請求項２】 メモリを構成するデータ領域の中に、ビ
ット誤り訂正・検出のためのチェックビットを含むこと
を特徴とする請求項１記載のメモリ制御装置。 - 【請求項３】 アドレスパリティエラー発生時、そのと
きのメモリアクセスは正当なものと扱ってシステム動作
を続け、エラーの履歴を残すことを特徴とする請求項１
記載のメモリ制御装置。 - 【請求項４】 メモリを構成する各エントリに、データ
を記憶するデータ領域と、アドレスパリティを記憶する
アドレスパリティ領域と、アドレスパリティに対するビ
ット誤り訂正・検出のためのチェックビットを記憶する
領域とを割り付け、書込動作時、外部から供給されるア
ドレスに対してパリティを生成し、読出し動作時、外部
から供給されるアドレスとメモリから得られるアドレス
パリティによりパリティエラーの有無を検査するパリテ
ィ生成・検査回路と、書込み動作時、アドレスパリティ
に対しビット誤り訂正・検出のためのチェックビットを
生成し、読出し動作時、メモリから得られるアドレスパ
リティ、チェックビットからビット誤り訂正・検出を行
うチェックビット生成・検査回路とを具備し、書込動作
時、上記パリティ生成・検査回路により生成されるアド
レスパリティに対し、上記チェックビット生成・検査回
路を介してチェックビットを生成してデータ、アドレス
パリティ、チェックビットのそれぞれ書き込み、読出し
動作時、必要データを読み出すと共に、上記チェックビ
ット生成・検査回路によりアドレスパリティのビット誤
りの有無を検査し、その結果を外部に通知すると共に、
訂正可能な誤りがあった場合は訂正し、その結果のアド
レスパリティを使用して上記パリティ生成・検査回路に
よりパリティエラーの有無を検査し、その結果を外部に
通知することにより、メモリアクセス時のアドレスのビ
ット誤りを検出し、かつ、ソフトエラーによる誤り検出
を防止することを特徴とするメモリ制御装置。 - 【請求項５】 メモリを構成するデータ領域の中に、ビ
ット誤り訂正・検出のためのチェックビットを含むこと
を特徴とする請求項４記載のメモリ制御装置。 - 【請求項６】 訂正不能なビット誤りが発生せずアドレ
スパリティエラーが発生した場合、その時のメモリアク
セスは不当なものとして扱い、訂正不能なビット誤りが
発生した場合、その時のメモリアクセスはアドレスパリ
ティに関してのみ正当なものとして扱いエラー履歴を残
すことを特徴とする請求項４記載のメモリ制御装置。 - 【請求項７】 メモリを構成する各エントリに、データ
を記憶するデータ領域と、アドレスパリティを記憶する
アドレスパリティ領域と、データ及びアドレスパリティ
に対するビット誤り訂正・検出のためのチェックビット
を記憶する領域とを割り付け、書込動作時、外部から供
給されるアドレスに対してパリティを生成し、読出し動
作時、外部から供給されるアドレスとメモリから得られ
るアドレスパリティによりパリティエラーの有無を検査
するパリティ生成・検査回路と、書込み動作時、その書
込みデータとアドレスパリティに対しビット誤り訂正・
検出のためのチェックビットを生成し、読出し動作時、
メモリから得られるデータ、アドレスパリティ、チェッ
クビットからビット誤り訂正・検出を行うチェックビッ
ト生成・検査回路とを具備し、書込動作時、書き込むべ
きデータとパリティ生成・検査回路により生成されるア
ドレスパリティに対し、チェックビット生成・検査回路
を介してチェックビットを生成してそれぞれ書き込み、
読出し動作時、チェックビット生成・検査回路によりビ
ット誤りの有無を検査し、その結果を外部に通知すると
共に、訂正可能な誤りがあった場合は訂正し、その結果
のアドレスパリティを使用して上記パリティ生成・検査
回路によりパリティエラーの有無を検査し、その結果を
外部に通知することにより、メモリアクセス時のアドレ
スのビット誤りを検出し、かつ、ソフトエラーによる誤
検出を防止することを特徴とするメモリ制御装置。 - 【請求項８】 訂正不能なビット誤りが発生せずアドレ
スパリティエラーが発生した場合、その時のメモリアク
セスは不当なものとして扱い、訂正不能なビット誤りが
発生した場合、その時のメモリアクセスはアドレスパリ
ティに関してのみ正当なものとして扱いエラー履歴を残
すことを特徴とする請求項７記載のメモリ制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5253219A JPH07105102A (ja) | 1993-10-08 | 1993-10-08 | メモリ制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5253219A JPH07105102A (ja) | 1993-10-08 | 1993-10-08 | メモリ制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07105102A true JPH07105102A (ja) | 1995-04-21 |
Family
ID=17248222
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5253219A Pending JPH07105102A (ja) | 1993-10-08 | 1993-10-08 | メモリ制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07105102A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6742159B2 (en) | 2000-06-22 | 2004-05-25 | Fujitsu Limited | Address parity error processing method, and apparatus and storage for the method |
| JP2015518994A (ja) * | 2012-06-07 | 2015-07-06 | マイクロン テクノロジー， インク． | アドレスバスの完全性の改善 |
| US9323608B2 (en) | 2012-06-07 | 2016-04-26 | Micron Technology, Inc. | Integrity of a data bus |
| US9904491B2 (en) | 2015-01-05 | 2018-02-27 | Samsung Electronics Co., Ltd. | Memory device, memory system, and method of operating the device |
| WO2019181094A1 (ja) * | 2018-03-22 | 2019-09-26 | ソニーセミコンダクタソリューションズ株式会社 | 記憶制御回路、記憶装置、撮像装置、および、記憶制御方法 |
-
1993
- 1993-10-08 JP JP5253219A patent/JPH07105102A/ja active Pending
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6742159B2 (en) | 2000-06-22 | 2004-05-25 | Fujitsu Limited | Address parity error processing method, and apparatus and storage for the method |
| JP2015518994A (ja) * | 2012-06-07 | 2015-07-06 | マイクロン テクノロジー， インク． | アドレスバスの完全性の改善 |
| US9323608B2 (en) | 2012-06-07 | 2016-04-26 | Micron Technology, Inc. | Integrity of a data bus |
| US9557926B2 (en) | 2012-06-07 | 2017-01-31 | Micron Technology, Inc. | Integrity of an address bus |
| US9639422B2 (en) | 2012-06-07 | 2017-05-02 | Micron Technology, Inc. | Synchronized transfer of data and corresponding error correction data |
| US10152373B2 (en) | 2012-06-07 | 2018-12-11 | Micron Technology, Inc. | Methods of operating memory including receipt of ECC data |
| US9904491B2 (en) | 2015-01-05 | 2018-02-27 | Samsung Electronics Co., Ltd. | Memory device, memory system, and method of operating the device |
| WO2019181094A1 (ja) * | 2018-03-22 | 2019-09-26 | ソニーセミコンダクタソリューションズ株式会社 | 記憶制御回路、記憶装置、撮像装置、および、記憶制御方法 |
| US11348657B2 (en) | 2018-03-22 | 2022-05-31 | Sony Semiconductor Solutions Corporation | Storage control circuit, storage apparatus, imaging apparatus, and storage control method |
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