JPH11102599A

JPH11102599A - 半導体記憶装置

Info

Publication number: JPH11102599A
Application number: JP9263401A
Authority: JP
Inventors: Kenji Kojima; 研治小嶋
Original assignee: NIPPON DENKI FIELD SERVICE; NEC Fielding Ltd
Current assignee: NIPPON DENKI FIELD SERVICE; NEC Fielding Ltd
Priority date: 1997-09-29
Filing date: 1997-09-29
Publication date: 1999-04-13
Anticipated expiration: 2017-09-29
Also published as: JP3270367B2

Abstract

(57)【要約】【課題】半導体装置において、ソフトエラーと、それ以
外のエラー区別し不良部分の断定を容易にして、保守性
の向上を実現する。【解決手段】メモリセル８が訂正可能なエラー状態で
あるとき、メモリセル８へのアクセスタイムより十分に
高速動作が可能で、ソフトエラーの発生しないキャッシ
ュデータレジスタ１６を持つ訂正データ代替キャッシュ
部１０により、その訂正データを代替してエラーの蓄積
を防止する。キャッシュディレクトリ１２内にアクセス
装置による再書き込み動作により、エラーの回復処理が
行われたことを示す再書き込みフラグ１４と、再書き込
みによるエラー回復処理を行っても再度エラーが発生し
たことを示す再書き込み再発フラグ１３とを設け、その
制御を再書き込み再発エラー検出回路１８により行う。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体記憶装置に
関し、特に、回復可能エラーと、回復不可能エラーとが
判別できる半導体記憶装置に関する。

【０００２】

【従来の技術】従来は、ソフトエラー蓄積による訂正不
可能エラーに発展する危険性を少なくするために、半導
体記憶装置からの読み出し動作時のエラーが訂正可能の
場合、エラー検出訂正回路により、読み出したデータを
修正すること、すなわちデータビット群内の特定のビッ
トを反転し、それを再書き込みすることを行っている。

【０００３】その第１の例として、「特開昭６３−２７
１５５５号公報」記載の記憶制御方式においては、中央
処理装置より主記憶へのアクセス時に、スワップ（スト
アイン）方式のキャッシュメモリにエラー訂正フラグを
立て、エラー訂正フラグの立っているアドレスに再書き
込みをしている。

【０００４】図３は、上述したキャッシュメモリによる
エラー訂正可能アドレスに対し、再書き込みによるソフ
トエラー回復をさせる従来の記憶制御方式を示すブロッ
ク図である。また、図４は、図３のキャッシュメモリの
構造を示すブロック図である。

【０００５】図３と、図４により上述した従来の記憶制
御方式の動作を説明する。中央処理装置１０１より主記
憶１０２に読み出し動作が行われると、そのアドレスが
アドレスアレイ１０４に存在しないとき、読み出しデー
タは主記憶１０２より読み出され、誤り訂正回路１０５
を通るとき、訂正可能なエラーであった場合は訂正され
たデータが、キャッシュメモリ１０３に書き込まれると
ともに、アドレスアレイ１０４に当該アドレスの値と誤
りビット（すなわちエラー訂正フラグ）とが書き込まれ
る。

【０００６】ここで、データをブロック１、アドレスの
値をアドレス１、誤りビットをＥ１とすると、中央処理
装置１０１よりアドレスアレイ１０４のアドレス１に読
み出しと書き込みの動作が、行われている間、キャッシ
ュメモリ１０３にアクセスされ続け、書き込みが行われ
た場合には、アドレスアレイ１０４の書き込みビットＷ
１がセットされる。

【０００７】そして、中央処理装置１０１が当該アドレ
スにアクセスすることが不用となり主記憶１０２の別の
アドレスのデータが有用となったとき、すなわちアドレ
スアレイ１０４のアドレス１、つまりキャッシュメモリ
１０３のブロック１へのアクセスが無くなり、そこに存
在させることが不用となったときに、書き込みビットＷ
１が立っていた場合、ブロック１の値が主記憶１０２に
書き戻され、主記憶１０２内の値を、キャッシュメモリ
１０３の値に更新し、一致させる。

【０００８】このとき、中央処理装置１０１より、キャ
ッシュメモリ１０３から読み出しのみが行われた場合、
主記憶１０２のアドレス１の値とブロック１の値とは同
一であり本来は再書き込みを行う必要はないが、アドレ
スアレイ１０４の誤りビットＥ１が立っているとき、Ｗ
１が立っていなくても、キャッシュメモリ１０３のブロ
ック１の値はエラー訂正後の値が格納されているので、
エラー状態のままであった主記憶１０２の、当該アドレ
スに再書き込みを行う。

【０００９】以上のように、訂正可能エラーがソフトエ
ラーの場合、キャッシュメモリを使用して、再書き込み
を行いエラーの回復をはかっている。

【００１０】第２の例として、「特開平５−２６６６９
２号公報」記載の半導体記憶装置においては、メモリセ
ルアレイからのデータ読み出しの出力データの訂正時
に、セルに正しいデータを再書き込みするために、セル
の読み出しセンスアンプと、誤りビット訂正回路の間
に、ビットの値を反転するレジスタ回路を設け、読み出
し時の出力データ訂正時にエラーがあった場合、誤りビ
ットを反転し、再書き込みをしている。

【００１１】図５は、上述した従来の発明の半導体記憶
装置を示すブロック図である。また、図６は、図５のコ
ラムＩ／Ｏ回路２１３、すなわちデータ反転機能付きＩ
／Ｏ回路を示すブロック図である。

【００１２】図５と、図６により上述した従来の半導体
装置の動作を説明する。

【００１３】半導体記憶装置のメモリセルアレイ２０１
に読み出し動作が行われると、読み出しデータはセンス
アンプ２０６にて読み取られ、コラムゲート２０５を通
してコラムＩ／Ｏ回路２１３に送られるとともに、誤り
ビット検出回路２０７に送られる。

【００１４】読み出されたデータが訂正可能データであ
った場合、誤りビット検出回路２０７において、そのデ
ータのエラーしたビットの位置が選択され、コラムＩ／
Ｏ回路２１３内の選択されたビット位置のデータ反転部
２２１に、反転信号Ｔが送られ、データ保持部２２２の
ビットの値が反転される。

【００１５】メモリセルアレイ２０１とセンスアンプ２
０６とコラムゲート２０５とコラムＩ／Ｏ回路２１３の
間のビット信号線は、双方向となっており、ビット反
転、すなわち誤り訂正後の、コラムＩ／Ｏ回路２１３の
データの値はセンスアンプ２０６に伝えられる。この
時、センスアンプ２０６を強制的に書き込み動作させる
ことにより、メモリセルアレイ２０１に再書き込みが行
われる。

【００１６】以上のように、メモリセルアレイ２０１の
データ読み出し時に、コラムＩ／Ｏ回路２１３で読み出
しデータを訂正して正しいデータを出力するとともに、
正しいデータをメモリセルアレイ２０１に再書き込みを
行い、ソフトエラーの回復を行っている。

【００１７】

【発明が解決しようとする課題】第１の問題点は、上述
した従来の記憶制御方式、あるいは半導体記憶装置にお
いてソフトエラー等による訂正可能エラーが発生し、訂
正可能エラーがソフトエラーである場合は、単に再書き
込み動作にて訂正可能エラーが回復出来るが、メモリセ
ル不良による訂正可能エラーのときは、再書き込みでは
エラーの回復は出来ず、訂正可能エラーが同一アドレス
にて蓄積されると、訂正不可能エラーに発展し、半導体
記憶装置の障害停止を防ぐことができないことである。

【００１８】その理由は、単にエラーが発生したアドレ
スに対し、キャッシュメモリのスワップ方式による、エ
ラー検出訂正回路で訂正されたデータ、新規更新された
データの再書き込み、あるいは訂正ビットの値を反転、
すなわち訂正したデータの再書き込みしかしていないか
らである。

【００１９】第２の問題点は、キャッシュメモリの動作
機能により再書き込みをする場合、スワップ方式に限ら
ずキャッシュメモリを実装すると、かえって高速アクセ
スに対する効果が出なくなり、キャッシュメモリ自体を
使用できないことである。その理由は、たとえば、スー
パーコンピュータにおけるメモリアクセスの高速化の手
法は、多数のメモリバンクにより構成される大容量のメ
モリに対するアクセスにおいて、演算装置の動作クロッ
クにほぼ近い速度で読み出しデータを得ることができる
ようにしたものであり、メモリアクセスの高速化のため
のキャッシュメモリは、キャッシュメモリの内容と、メ
モリセルとの内容を一致させる動作が、かえって複雑と
なり高速化の機能を発揮できないからである。

【００２０】第３の問題点は、半導体記憶装置のメモリ
セルより読み出した時点で、再書き込みをすると、たと
えば、並列複数プロセッサ共有メモリ形式のスーパーコ
ンピュータにおいては、高速大量データの連続読み出し
時に不連続サイクルが発生し、制御が複雑になることで
ある。その理由は、半導体記憶装置のメモリセルより読
み出した時点で、エラーを訂正し再書き込みする場合、
メモリセルが読み出し時に破壊される形式の場合、メモ
リセルが常に再書き込みをする構成となっているため、
読み出し再書き込みのサイクルの連続動作が継続されタ
イミングの乱れは無い。が、メモリセルが読み出し時に
破壊されない形式の場合、訂正可能エラー発生時にの
み、読み出しサイクルの連続動作の継続の途中に、訂正
データの再書き込み動作が加わり、再書き込みの期間中
ビジー制御とともに、タイミングの乱れが発生し、読み
出しサイクルの均一性が保たれなく、高速処理のパイプ
ライン制御の流れが不連続になるからである。

【００２１】半導体記憶装置のメモリ素子の集積度は向
上し、メモリセルの微小化が、今後ますます進みソフト
エラー、あるいはメモリセル不良による訂正可能エラー
の発生する機会は多くなってきている。

【００２２】本発明の第１の目的は、メモリ素子のビッ
ト誤りの防止のための、メモリ素子自体の信頼性向上の
ための製造技術、動作確認ヒートラン、スクリーニング
等の負荷を低減し、半導体記憶装置においてビット誤り
が発生したアドレス部分をキャッシュメモリの機能と同
等の働きにより代替し、メモリセル不良をある程度は容
認できるようにして、メモリセル不良が多発しても、半
導体記憶装置のダウンを防止することである。

【００２３】また、第２の目的は、メモリセル不良によ
る半導体記憶装置のダウンの早期解決のための保守対応
として、メモリセル基板の全数交換といった方法を不要
とし、保守停止時間の削減を図り、使用者の労力を軽減
することである。

【００２４】

【課題を解決するための手段】本発明の第１の半導体記
憶装置は、複数のメモリセルを備えるデータ記憶部と、
前記データ記憶部の前記メモリセルから読み出されたデ
ータにエラーが存在するかどうかを検出し、訂正可能エ
ラーであれば、訂正データを作成するエラー検出・訂正
回路と、前記訂正データと前記訂正データに対応するア
ドレスとを専用に格納する訂正データ代替キャッシュ部
とを有する。

【００２５】本発明の第２の半導体記憶装置は、前記第
１の前記半導体記憶装置であって、訂正データ代替キャ
ッシュ部が、前記訂正データを格納するキャッシュデー
タレジスタと、前記訂正データに対応するアドレスを格
納するキャッシュディレクトリとを備え、前記キャッシ
ュディレクトリが、前記訂正データに対応する前記メモ
リセルのアドレスに対して再度書き込みが行われた場合
にオンにセットされる再書き込みフラグと、前記再書き
込みフラグがオンにセットされている前記メモリセルの
アドレスに対して読み出しが行われた場合に、同一ビッ
トに再度訂正可能エラーが前記エラー検出・訂正回路に
より検出されるとオンにセットされる再書き込み再発フ
ラグとを有する。

【００２６】本発明の第３の半導体記憶装置は、前記第
２の前記半導体記憶装置であって、前記エラー検出・訂
正回路および前記訂正データ代替キャッシュ部から訂正
可能エラーであるか訂正不可能であるかを示す情報、エ
ラーの発生したアドレス、エラーのビット位置、再書き
込みフラグ、および再書き込み再発フラグを含むエラー
情報を入力し、エラーロギングデータとして出力するエ
ラーデータレジスタをする。

【００２７】本発明の第４の半導体記憶装置は、前記第
２または第３の半導体記憶装置であって、中央処理装置
に代表される上位装置からの動作コマンド、書き込みデ
ータ、および書き込み・読み出しデータを格納する入力
データレジスタと、前記入力データレジスタからの前記
動作コマンドをデコードして前記データ記憶部および前
記訂正データ代替キャッシュ部に出力するコマンドデコ
ーダと、前記入力データレジスタからの書き込みデータ
に対してエラーを検出するためのエラー訂正ビットを作
成し、前記データ記憶部に出力するエラーチェックキャ
ラクタ生成回路と、前記データ記憶部からの読み出しに
際し、前記訂正データ代替キャッシュ部にデータが存在
し、かつそのデータに対する前記再書き込みフラグがオ
フの場合には、前記データ記憶部からのデータの代わり
に、前記訂正データ代替キャッシュ部からのデータを選
択し、要求元に出力する出力データレジスタとを有す
る。

【００２８】［作用］本発明の半導体記憶装置は、訂正
可能エラーの発生したアドレスのデータの訂正後の値を
キャッシュ機能により、メモリセルの代替として利用す
るので、この半導体記憶装置にアクセスする装置の側か
ら見ると、常に一定のタイミングで読み出しが連続して
行うことができる。

【００２９】すなわち、キャッシュメモリの採用がむず
かしいアクセス装置に対しての接続、あるいは、読み出
しの連続動作中の書き込みの発生によるタイミングの乱
れの制御がむずかしいアクセス装置に対し有効に使用で
きる。

【００３０】再書き込みをして回復するソフトエラーに
よる訂正可能エラー以外の場合、そのアドレスの書き込
みを永久的に停止し、キャッシュデータレジスタで代替
するため、半導体記憶装置が停止することを防止し、稼
働率を高めることが容易にできる。

【００３１】

【発明の実施の形態】次に、本発明の実施の形態に関し
て図１を参照して詳細に説明する。図１は、本発明の半
導体記憶装置の構成を示すブロック図である。図１を参
照すると、本発明の半導体記憶装置は、入力データレジ
スタと、コマンドデコーダ２と、エラーチェックキャラ
クタ生成回路３と、データ記憶部４と、訂正データ代替
キャッシュ部１０と、エラー検出・訂正回路１９と、読
み出しデータレジスタ２０と、エラーデータレジスタ２
１とから構成される。

【００３２】入力データレジスタ１は、コンピュータ装
置の中央演算処理装置、あるいは入出力処理装置より送
られた動作コマンド、すなわち書き込み・読み出し動作
のためのコマンドと、書き込み時の書き込みデータと、
書き込み・読み出しアドレスとを受け取る。コマンドデ
コーダ２は、入力データレジスタ１内の動作コマンドに
て、データ記憶部４の動作制御するためのメモリ制御部
６とキャッシュディレクトリ１２の動作を決定する。

【００３３】エラーチェックキャラクタ生成回路３は、
書き込みコマンドの場合、書き込みデータに対し、読み
出し時のエラー検出と修正可能エラーのビット位置を検
出するための訂正符号ビットを生成する。

【００３４】データ記憶部４は、メモリ書き込み回路５
とメモリ制御部６とアドレスデコーダ７とメモリセル８
とメモリ読み出し回路９とから構成され、エラーチェッ
クキャラクタ生成回路３により訂正符号ビットを付加さ
れた書き込みデータを、入力データレジスタ１の書き込
みアドレスにより、アドレスデコーダ７で指定されたメ
モリセル８の番地に記憶する。

【００３５】訂正データ代替キャッシュ部１０は、読み
出しコマンドの場合、入力データレジスタ１の読み出し
アドレスにより、アドレスデコーダ７で指定された番地
の内容が、メモリ読み出し回路９を介しエラー検出・訂
正回路１９に読み出された時、それが訂正可能エラーで
あった場合、エラーが発生した読み出しアドレス自身の
値を保存し、また、キャッシュデータレジスタ１６の番
地を生成するキャッシュディレクトリ１２により指定さ
れた番地に、エラー検出・修正回路１９で訂正された読
み出しデータを、キャッシュ書き込み回路１１を通し
て、キャッシュデータレジスタ１６に保存する。

【００３６】また、訂正データ代替キャッシュ部１０
は、キャッシュディレクトリ１２に、キャッシュ自身の
機能である格納アドレスを示すアドレスディレクトリ１
５と、すでに存在するアドレスに新規に再書き込みがさ
れた場合、そのアドレスの箇所が再書き込みされたこと
を示す再書き込みフラグ１４と、過去に再書き込みされ
たにもかかわらず、その再書き込みされたアドレスの再
読み出し時に、また訂正可能エラーが発生した場合に、
それがソフトエラー以外のものであること示す再書き込
み再発フラグ１３と、フラグ制御のための再書き込み再
発エラー検出回路１８とを持つ。

【００３７】出力データレジスタ２０は、読み出しコマ
ンドの場合、入力データレジスタ１内の読み出しアドレ
スが、キャッシュディレクトリ１２にすでに存在したと
き、訂正データ代替キャッシュ部１０よりキャッシュ読
み出し回路１７を通して、読み出されたデータを、コン
ピュータ装置の中央演算処理装置、あるいは入出力処理
装置へ送り返す。

【００３８】また、エラーデータレジスタ２１は、エラ
ー情報をエラー検出・訂正回路１９と再書き込み再発エ
ラー検出回路１８とから得て、エラーの発生番地とシン
ドロームすなわち訂正ビット位置と、再書き込みでエラ
ーが回復したソフトエラーと、訂正可能エラーの発生ビ
ット位置が再書き込み以後も同一箇所で発生する場合の
ソフトエラー以外のエラーとを区別し、エラー発生アド
レスとともに、コンピュータ装置の中央演算処理装置、
あるいは保守診断処理プロセッサに報告する。

【００３９】次に本発明の半導体記憶装置の動作につい
て、図１および図２を参照して説明する。図２は、本発
明の半導体記憶装置の動作を示すフローチャートであ
る。図２を参照すると、本発明の半導体装置は、まず、
入力データレジスタ１で受けとられたコンピュータ装置
の中央演算処理装置あるいは入出力装置からのアクセス
データの動作コマンドをコマンドデコーダ２で解析し、
読み出しであるか書き込みであるかの（図２ステップＳ
１）動作を判別する。

【００４０】動作の判別（図２ステップＳ１）が読み出
し動作の場合、キャッシュディレクトリ１２のアドレス
ディレクトリ１５に読み出そうとするアドレスが、存在
しているかどうかを調べ（図２ステップＳ２）、存在し
ている場合は再書き込みフラグ１４がオンとなっている
かどうかを見る（図２ステップＳ９）。

【００４１】再書き込みフラグ１４がオン（図２ステッ
プＳ９）となっていないときは、一度訂正可能エラーが
発生したが、アクセス装置、すなわち中央演算処理装置
あるいは入出力装置による再書き込み動作におけるエラ
ー回復処理が行われていないので、訂正エラー代替キャ
ッシュ部１０でのエラー代替中を意味しており、キャッ
シュデータレジスタ１６からデータを読み出し（図２ス
テップＳ１０）、アクセス元の装置へ返送出力（図２ス
テップＳ８）する。

【００４２】再書き込みフラグ１４がオン（図２ステッ
プＳ９）となっているときは、一度訂正可能エラーが発
生したのち、アクセス装置により再書き込み動作におけ
るエラー回復処理が行われているため、キャッシュデー
タレジスタ１６にデータは存在するが、再書き込みでエ
ラーが回復したかどうかを知るために、メモリセル８を
読む（図２ステップＳ１１）。

【００４３】メモリセル８を読み（図２ステップＳ１
１）、エラーが発生しなかったとき（図２ステップＳ１
２）は、アクセス装置よりの再書き込み動作により、エ
ラーが回復したことを意味し、訂正データ代替キャッシ
ュ部１０でのエラーデータ代替が不要となるため、キャ
ッシュデータレジスタ１６の該当アドレスをクリアする
（図２ステップＳ１５）。メモリセル８を読み（図２ス
テップＳ１１）、エラーが発生したとき（図２ステップ
Ｓ１２）は、エラーが訂正可能でない場合（図２ステッ
プＳ１３）、半導体記憶装置は縮退動作を行うか、また
は停止する（図２ステップＳ６）。

【００４４】エラーが訂正可能の場合（図２ステップＳ
１３）、再書き込み再発エラー検出回路１８により、エ
ラー発生ビット位置が以前に発生したエラーと同一であ
るか（図２ステップＳ１４）、すなわち同一シンドロー
ムであるかを調べ、同一の場合（図２ステップＳ１４）
には、キャッシュディレクトリ１２の再書き込み再発フ
ラグ１３をオンにして（図２ステップＳ１６）、エラー
がソフトエラー以外であることを示し、エラー検出・訂
正回路１９により修正されたデータをキャッシュデータ
レジスタ１６に書くとともに出力データレジスタ２０に
送り（図２ステップＳ７）、アクセス装置に読み出しデ
ータとして返送出力する（図２ステップＳ８）。

【００４５】エラー発生ビット位置が以前に発生したエ
ラーと同一（図２ステップＳ１４）でない場合は、アク
セス装置により再書き込みが行われたにもかかわらず、
同じアドレスの別のビットでのエラー発生であるため、
ソフトエラーの再発とも考えられ、再書き込み再発フラ
グ１３を立てずに、エラー検出・訂正回路１９により修
正されたデータをキャッシュデータレジスタ１６に書く
とともに出力データレジスタ２０に送り（図２ステップ
Ｓ７）、アクセス装置に読み出しデータとして返送出力
する（図２ステップＳ８）。

【００４６】キャッシュディレクトリ１２のアドレスデ
ィレクトリ１５に読み出そうとするアドレスが存在（図
２ステップＳ２）していないときは、メモリセル８のデ
ータを読み出す（図２ステップＳ３）通常の半導体記憶
装置としての動作を行う。

【００４７】すなわちメモリセル８を読み、エラーチェ
ックをエラー検出・訂正回路１９で行いエラーが発生
（図２ステップＳ４）しなかった場合、メモリセル８の
データをアクセス装置に読み出しデータとして返送出力
する（図２ステップＳ８）。

【００４８】エラーが発生（図２ステップＳ４）した場
合には、訂正可能のとき、訂正データ代替キャッシュ部
１０で一次的代替をするために、エラー検出・訂正回路
１９により修正されたデータをキャッシュデータレジス
タ１６に書くとともに出力データレジスタ２０に送り
（図２ステップＳ７）、アクセス装置に読み出しデータ
として返送出力する（図２ステップＳ８）。

【００４９】メモリセル８を読み（図２ステップＳ
３）、エラーが発生したとき（図２ステップＳ４）は、
エラーが訂正可能でない場合（図２ステップＳ５）に
は、半導体記憶装置は縮退動作を行うか、または停止す
る（図２ステップＳ６）。

【００５０】動作の判別（図２ステップＳ１）が読み出
し動作でない場合、つまり書き込み動作の場合、キャッ
シュディレクトリ１２のアドレスディレクトリ１５に書
き込もうとするアドレスが、存在しているかどうかを調
べ（図２ステップＳ１９）、存在している場合は再書き
込み再発フラグ１３がオン（図２ステップＳ２０）とな
っているかどうかを見る。

【００５１】再書き込み再発フラグ１３がオン（図２ス
テップＳ２０）の場合は、過去に一度訂正可能エラーが
発生し、アクセス装置より再書き込みが行われたにもか
かわらず、読み出し時に、また再度同じアドレスとビッ
ト位置で訂正可能エラーが発生したので、ソフトエラー
以外のメモリセル８の不良が考えられるため、訂正デー
タ代替キャッシュ部１０のみのデータを更新し（図２ス
テップＳ２３）、メモリセル８へは書き込まず、訂正デ
ータ代替キャッシュ部１０での代替を続けることによ
り、メモリセル８の不良の蓄積による修正不可能エラー
による半導体記憶装置の装置の縮退または停止（図２ス
テップＳ６）を防止する。

【００５２】再書き込み再発フラグ１３がオン（図２ス
テップＳ２０）でない場合は、再書き込みフラグ１４が
オン（図２ステップＳ２１）であるかどうかを見て、再
書き込みフラグ１４がオン（図２ステップＳ２１）のと
き、すなわちアクセス装置により、一度再書き込みが行
われ、そのアドレスで再度修正可能エラーが発生した
が、エラーのビット位置が前回と同一（図２ステップＳ
１４）でないときであり、ソフトエラーが同じアドレス
で別のビットで発生した場合であるため、メモリセル８
へデータを書き込み（図２ステップＳ２４）、再書き込
みによるエラー回復をはかる。

【００５３】再書き込みフラグ１４がオン（図２ステッ
プＳ２１）でない場合は、過去に修正可能エラーが発生
して以降、アクセス装置よりの読み出し動作のみが行わ
れ、つまり書き込み動作が一度も行われていないことで
あるため、キャッシュディレクトリ１２の再書き込みフ
ラグ１４をオン（図２ステップＳ２２）し、メモリセル
８へデータを書き込み（図２ステップＳ２４）、再書き
込みによるエラー回復をはかる。

【００５４】そして、エラー検出・訂正回路１９と再書
き込み再発エラー検出回路１８とににより、保守情報と
してエラーの発生したアドレスとビット位置とシンドロ
ームとともに、再書き込みフラグ１４のオン（図２ステ
ップＳ２２）状態と再書き込み再発フラグ１３のオン
（図２ステップＳ１６）状態と訂正不可能エラーによ
る、半導体記憶装置縮退または停止（図２ステップＳ
６）状態とを収集し、エラーデータレジスタ２１にセッ
ト（図２ステップＳ１７）し、アクセス装置あるいは保
守診断プロセッサへ出力する（図２ステップＳ１８）。

【００５５】

【発明の効果】本発明の第１の効果は、演算装置のパイ
プライン動作に追従し、パイプラインの動作のタイミン
グを乱すことなく、ソフトエラーの再書き込みによるエ
ラー回復処理が行えるので、たとえば、スーパコンピュ
ータ装置における、大容量、多数バンク構成の演算処理
装置の主記憶として利用できることである。その理由
は、半導体記憶装置より十分に高速なレジスタ回路で、
メモリセルのエラー部分の代替を行い、かつ、ソフトエ
ラー蓄積の防止のための再書き込み動作を、アクセス装
置の新規データの書き込み動作により行っているためパ
イプラインの動作を乱さないからである。

【００５６】第２の効果は、メモリセルの訂正可能エラ
ー部分をキャッシュメモリ機能で代替することにより半
導体記憶装置の冗長性を高め信頼性を向上させたことで
ある。その理由は、メモリセルの訂正可能エラー部分を
代替し、ある程度のメモリセル素子の不良を容認し、半
導体記憶装置の初期不良、素子製品のロットフ不良に対
し、出荷検査以後の実稼働状態において、装置ダウンを
防止し、予防保守による不良部分の部品交換停止の間隔
を長くできるからである。

【００５７】第３の効果は、ソフトエラーとそれ以外の
訂正可能エラーとの区別をできるようにして、保守性を
向上させたことである。その理由は、訂正データ代替キ
ャッシュ部のディレクトリ部分に、再書き込みフラグと
再書き込み再発フラグを設けて、無用な障害予防のため
の部品交換をしていたことを防止できるようにしたこと
より、部品交換のためのコンピュータ装置の停止と部品
交換工数と部品費の削減ができるからである。

【００５８】第４の効果は、このキャッシュメモリ機能
によるエラー部分代替機能をメモリチップ、あるいはデ
ータ記憶部周辺に組み込むことにより、外見上ソフトエ
ラーが発生しないメモリ素子、あるいは記憶回路、ある
いは記憶装置とすることにより、エラーロギングの処理
負荷の低減と、エラーロギング情報の自動通報の通信費
の削減と、エラー解析工数の低減できることである。

【図面の簡単な説明】

【図１】本発明の実施の形態を示すブロック図である。

【図２】本発明の実施形態の動作を示すフローチャート
である。

【図３】従来の記憶制御方式を示すブロック図である。

【図４】図３のキャッシュメモリの構造を示すブロック
図である。

【図５】従来の半導体記憶装置を示すブロック図であ
る。

【図６】図５のデータ反転機能付き入出力回路を示すブ
ロック図である。

【符号の説明】

１入力データレジスタ２コマンドデコーダ３エラーチェックキャラクタ生成回路４データ記憶部５メモリ書き込み回路６メモリ制御部７アドレスデコーダ８メモリセル９メモリ読み出し回路１０訂正データ代替キャッシュ部１１キャッシュ書き込み回路１２キャッシュディレクトリ１３再書き込み再発フラグ１４再書き込みフラグ１５アドレスディレクトリ１６キャッシュデータレジスタ１７キャッシュ読み出し回路１８再書き込み再発エラー検出回路１９エラー検出・訂正回路２０出力データレジスタ２１エラーデータレジスタ１０１中央処理装置１０２主記憶１０３キャッシュメモリ１０４アドレスアレイ１０５誤り訂正回路２０１メモリセルアレイ２０５コラムゲート２０６センスアンプ２０７誤りビット検出回路２１３Ｉ／Ｏ回路２２１データ反転部２２２データ保持部

Claims

【特許請求の範囲】

【請求項１】複数のメモリセルを備えるデータ記憶部
と、前記データ記憶部の前記メモリセルから読み出され
たデータにエラーが存在するかどうかを検出し、訂正可
能エラーであれば、訂正データを作成するエラー検出・
訂正回路と、前記訂正データと前記訂正データに対応す
るアドレスとを専用に格納する訂正データ代替キャッシ
ュ部とを有することを特徴とする半導体記憶装置。
【請求項２】前記訂正データ代替キャッシュ部が、前
記訂正データを格納するキャッシュデータレジスタと、
前記訂正データに対応するアドレスを格納するキャッシ
ュディレクトリとを備え、前記キャッシュディレクトリ
が、前記訂正データに対応する前記メモリセルのアドレ
スに対して再度書き込みが行われた場合にオンにセット
される再書き込みフラグと、前記再書き込みフラグがオ
ンにセットされている前記メモリセルのアドレスに対し
て読み出しが行われた場合に、同一ビットに再度訂正可
能エラーが前記エラー検出・訂正回路により検出される
とオンにセットされる再書き込み再発フラグとを有する
ことを特徴とする請求項１記載の半導体記憶装置。
【請求項３】前記エラー検出・訂正回路および前記訂
正データ代替キャッシュ部から訂正可能エラーであるか
訂正不可能であるかを示す情報、エラーの発生したアド
レス、エラーのビット位置、再書き込みフラグ、および
再書き込み再発フラグを含むエラー情報を入力し、エラ
ーロギングデータとして出力するエラーデータレジスタ
を有することを特徴とする請求項２記載の半導体記憶装
置。
【請求項４】中央処理装置に代表される上位装置から
の動作コマンド、書き込みデータ、および書き込み・読
み出しデータを格納する入力データレジスタと、前記入
力データレジスタからの前記動作コマンドをデコードし
て前記データ記憶部および前記訂正データ代替キャッシ
ュ部に出力するコマンドデコーダと、前記入力データレ
ジスタからの書き込みデータに対してエラーを検出する
ためのエラー訂正ビットを作成し、前記データ記憶部に
出力するエラーチェックキャラクタ生成回路と、前記デ
ータ記憶部からの読み出しに際し、前記訂正データ代替
キャッシュ部にデータが存在し、かつそのデータに対す
る前記再書き込みフラグがオフの場合には、前記データ
記憶部からのデータの代わりに、前記訂正データ代替キ
ャッシュ部からのデータを選択し、要求元に出力する出
力データレジスタとを有することを特徴とする請求項２
または３記載の半導体記憶装置。