JPH04145539A

JPH04145539A - データ処理装置

Info

Publication number: JPH04145539A
Application number: JP2269068A
Authority: JP
Inventors: Junji Nishikawa; 順二西川; Masaichi Nakajima; 雅逸中島
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 1990-10-05
Filing date: 1990-10-05
Publication date: 1992-05-19
Anticipated expiration: 2011-12-18
Also published as: JP2565590B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕この発明は、データの入出力において、入力データに対
してデータの誤りを検出訂正し、出力データに対して誤
り検出訂正符号を付加する誤り訂正検出回路を内蔵した
データ処理装置に関するものである。

〔従来の技術〕

従来よりデータ処理装置では、主記憶として半導体メモ
リが使用されており、近年この主記憶には、大容量化の
進むＤＲＡＭ　（ダイナミック・ランダム・アクセス・
メモリ）か多く用いられる。

しかし、ＤＲＡＭは、ソフトエラーを起こす可能性があ
り、記憶装置と演算装置間のデータ転送においてデータ
の信頼性を確保するため、５ＥＣ−ＤＥＣ符号等による
誤り検出訂正回路が用いられる。

従来のこの種の誤り検出訂正回路を含むデータ処理装置
の一例を、第６図および第７図を参照して説明する。

第６図において、データ処理装置は、外部データバス６
６と、データを一時格納する入力データラッチ６１およ
び出力データラッチ６２と、複数のデータを格納するレ
ジスタ６３と、誤り検出訂正回路６５と、入力データラ
ッチ６１の出力とレジスタ６３の出力とを入力としこの
うちの一方を誤り検出訂正回路６５に出力するセレクタ
６４と、出力データラッチ６２およびレジスタ６２にデ
ータを書き込むための書き込みバス６７と、上記各回路
を制御する制御回路６８とを含む。

第７図に示すように制御回路６８は、命令コートを解読
する命令デコーダ７３と、レジスタ６３における書き込
みレジスタへのアドレス（レジスタ番号）を−時的に保
持する書き込みレジスタアドレスラッチ７２と読み出し
レジスタの読み出しアドレス（レジスタ番号）を−時的
に保持する読み出しレジスタアドレスラッチ７１とを含
む。

つぎに、このデータ処理装置がデータ入力命令とデータ
出力命令を実行するときの動作について第８図を参照し
て説明する。まず、データ入力命令を実行する場合、第
１のサイクルでは、外部データバス６６から入力したデ
ータを入力データラッチ６１に一時格納する。第２のサ
イクルでは、入力データラッチ６１の出力をセレクタ６
４で選び、このデータに対して誤り検出訂正回路６５に
より誤り検出訂正を実行し、訂正後のデータをデータ入
力命令で指定されたレジスタ６３に書き込みバス６７を
通して格納する。データを格納するレジスタ６３のレジ
スタ番号は、データ入力命令で指定され、書き込みレジ
スタアドレスラッチ７２に保持されている。

つぎに、データ出力命令を実行する場合、第１のサイク
ルでは、このデータ出力命令で指定される読み出しレジ
スタのレジスタ番号は、読み出しレジスタアドレスラッ
チ７１に保持され、レジスタ６３に格納されているデー
タを読み出す。このデータはセレクタ６４て選択されて
誤り検出訂正回路６５に入力され、この誤り検出訂正回
路６５においてデータに対して誤り検出訂正符号か生成
・付加される。第２のサイクルでは、誤り検出訂正符号
が付加されたデータを、書き込みバス６７を通して出力
データラッチ６２に一時格納して外部データバス６６に
出力する。

以上のように、誤り検出訂正回路６５を内蔵するデータ
処理装置では、記憶装置から読み出されたデータは入力
時に誤り検出訂正回路６５を通り、データに誤りが含ま
れるときは訂正される。また、データを出力する時は、
出力データには誤り検出訂正符号が付加された状態で記
憶装置に格納される。

〔発明が解決しようとする課題〕

しかしながら、上記のような従来の構成では、データ入
力命令の後にデータ出力命令が続く場合この２つの命令
で誤り訂正検出回路６５を使用するため、第９図に示す
ように、データ入力命令で使用する誤り訂正検出回路６
５がっぎのサイクルで使用可能となってから、データ出
力命令か実行される。つまり、第１のサイクルでデータ
入力か行われ、第２のサイクルで誤り訂正およびレジス
タ書き込みか行われ、第３のサイクルでレジスタ読み出
しおよび誤り検出訂正符号の生成・付加か行われ、第４
のサイクルでデータ出力が行われるこのように、データ
入力命令とデータ出力命令とが連続的に与えられても、
データ出力命令に待ち時間がてきて処理か遅くなるとい
う問題点があった。また、データ入力命令で書き込むレ
ジスタか、データ出力命令で読み出すレジスタと同一の
場合、同一データを続けて２回繰り返して誤り検出訂正
回路６５に通すことになり、この誤り検出訂正回路６５
を使用する内の１回はむだになり処理速度が遅いという
問題点があった。

この発明の目的は、データ入力命令の後にデータ出力命
令が続くときに、誤り検出訂正回路を効率良く制御しむ
だなサイクルが発生し、ないようにできるデータ処理装
置を提供することである。

〔課題を解決するための手段〕

請求項（１）記載のデータ処理装置は、外部データバス
から入力するデータを一時格納する入力データラッチと
、外部データバスへ出力するデータを一時格納する出力
データラッチと、複数のデータを格納するレジスタと、
レジスタおよび出力データラッチに入力するデータを与
える書き込みバスと、入力データラッチから読み出され
たデータに対して誤り検出訂正を行うとともにレジスタ
から読み出されたデータに対して誤り検出訂正符号の生
成・付加を行い誤り検出訂正を行ったデータおよび誤り
検出訂正符号を付加したデータを書き込みバスに出力す
る誤り検出訂正回路と、入力データラッチ、出力データ
ラッチ、レジスタおよび誤り検出訂正回路を制御する制
御回路とを備えている。

制御回路は、命令を解読する命令解読機能と、外部デー
タバスから入力されたデータをレジスタに格納するデー
タ入力命令の後にレジスタに格納されているデータを外
部データバスへ出力するデータ出力命令か続くことを検
出する命令組み合わせ検出機能と、データ入力命令の後にデータ出力命令が続くときに、第
１のサイクルにおいて、外部データバスから入力される
データを入力データラッチに一時格納し、レジスタのデ
ータ出力命令中に含まれるレジスタ番号からデータを読
み出して誤り検出訂正回路へ送り、このデータに対する
誤り検出訂正符号の生成・付加を実行させ、誤り検出訂
正符号を付加したデータを書き込みデータバスに出方し
、第２のサイクルにおいて、誤り検出訂正符号が付加さ
れて書き込みデータバスに出力されたデータを出力デー
タラッチに一時格納し、出力データラッチに一時格納し
たデータを外部データバスへ出力し、入力データラッチ
からデータを読み出して誤り検出訂正回路へ送り、この
データに対する誤り検出訂正を実行させ、誤り検出訂正
を行ったデータを書き込みデータバスに出力し、書き込
みデータバスを通してレジスタのデータ人力命令で指定
されたレジスタ番号に書き込む制御機能とを有している
。

請求項（２）記載のデータ処理装置は、請求項（１）の
構成と比へ、制御回路か異なる。

制御回路は、命令を解読する命令解読機能と、外部デー
タバスから入力されたデータをレジスタに格納するデー
タ入力命令の後にレジスタに格納されているデータを外
部データバスへ出力するデータ出力命令が続くことを検
出する命令組み合わせ検出機能と、データ入力命令中に含まれるレジスタ番号とデータ入力
命令に続くデータ出力命令中に含まれるレジスタ番号と
の一致を検出する一致検出機能と、データ人力命令の後
にデータ出力命令か続き、かつデータ入力命令で書き込
むレジスタのレジスタ番号とデータ出力命令で読み出す
レジスタ番号とが一致するときに、第１のサイクルにお
いて、外部データバスから入力されるデータを入力デー
タラッチに一時格納し、第２のサイクルにおいて、入力
データラッチからデータを読み出して誤り検出訂正回路
へ送り、このデータに対する誤り検出訂正を実行させ、
誤り検出訂正を行ったデータを書き込みデータバスを通
してレジスタに書き込むとともに、出力データラッチに
一時格納し、第３のサイクルにおいて、出力データラッ
チに一時格納したデータを外部データバスへ出力する制
御機能とを有している。

請求項（３）記載のデータ処理装置は、請求項（１１の
構成と比べ、制御回路が異なる。

制御回路は、命令を解読する命令解読機能と、外部デー
タバスから入力されたデータをレジスタに格納するデー
タ入力命令の後にレジスタに格納されているデータを外
部データバスへ出力するデータ出力命令か続くことを検
出する命令組み合わせ検出機能と、データ入力命令中に含まれるレジスタ番号とデータ入力
命令に続くデータ出力命令中に含まれるレジスタ番号と
の一致を検出する一致検出機能と、データ入力命令の後
にデータ出力命令が続き、かつデータ入力命令て書き込
むレジスタの第１のレジスタ番号とデータ出力命令で読
み出す第２のレジスタ番号とが一致するときに、第１の
サイクルにおいて、外部データバスから入力されるデー
タを入力データラッチに一時格納し、第２のサイクルに
おいて、入力データラッチのデータを出力データラッチ
に一時格納し、出力データラッチに一時格納したデータ
を外部データバスへ出力し、入力データラッチからデー
タを読み出して誤り検出訂正回路へ送り、このデータに
対する誤り検出訂正を実行させ、誤り検出訂正を行った
データを書き込みデータバスに出力し、書き込みデータ
バスを通してレジスタに書き込むとともに、誤りか発生
したしたときのみ出力データラッチに一時格納し、第３
のサイクルにおいて、誤りが発生したしたときのみ出力
データラッチに一時格納したデータを外部データバスへ
出力する制御機能とを育している。

〔作　　　用〕

請求項（１）記載の構成によれば、データ入力命令の後
にデータ出力命令が続くときに、データ入力命令とデー
タ出力命令とを並列的に実行するようにし、第１のサイ
クルにおいてデータ出力命令による誤り検出訂正符号の
生成・付加を行い、第２のサイクルにおいてデータ入力
命令による誤り検出訂正を行うことになる。この結果、
誤り検出訂正回路を効率よく使用して外部データの入出
力か連続するように処理することができる。

請求項（２）記載の構成によれば、データ入力命令の後
にデータ出力命令が続き、かつデータ入力命令で書き込
むレジスタのレジスタ番号とデータ出力命令で読み出す
レジスタのレジスタ番号とが一致するときに、入力デー
タラッチに格納されたデータに対して誤り検出訂正を行
った後、レジスタに格納するとともに出力データラッチ
に格納して外部データバスへ出力し、データ出力命令に
よるデータ出力処理の際にはレジスタからのデータの読
み出しおよび誤り検出訂正符号の生成・付加を行わない
。

請求項（３）記載の構成によれば、データ入力命令の後
にデータ出力命令か続き、かつデータ入力命令で書き込
むレジスタのレジスタ番号とデータ出力命令で読み出す
レジスタのレジスタ番号とが一致するときに、入力デー
タラッチに格納されたデータをそのまま出力データラッ
チに格納して外部データバスへ未訂正のデータを出力す
ると同時に、入力データラッチに格納されたデータに対
して誤り検出訂正を行い、訂正したデータをレジスタに
格納するとともに訂正可能誤り発生信号か生成されたと
きにのみ出力データラッチに格納し、外部データバスへ
訂正後のデータを出力するので、データ出力命令による
データ出力処理の際には誤り検出訂正符号の生成・付加
を行わない。また、データ入力命令によって入力したデ
ータに誤りがないときには、訂正後のデータの出力処理
を行わない。

〔実　施　例〕

以下、この発明の実施例を図面を参照しなから説明する
。

この発明の第１の実施例を第１図および第２図に基づい
て説明する。

このデータ処理装置は、第１図に示すように、外部デー
タバス１６と、外部データバス１６から入力するデータ
を一時格納する入力データラッチＩＩと、外部データバ
ス１６へ出力するデータを一時格納する出力データラッ
チ１２と、複数のデータを格納するレジスタ１３と、第
１の入力端子を入力データラッチ１１の出力端子に接続
し第２の入力端子をレジスタ１３の出力端子に接続した
セレクタ１４と、レジスタ１３および出力データラッチ
１２に入力するデータを与える書き込みバスＩ７と、入
力端子がセレクタ１４の出力端子に接続され入力される
データの誤り検出訂正および誤り検出訂正符号の生成・
付加を行い誤り検出訂正したデータおよび誤り検出訂正
符号を付加したデータを書き込みバス１７に出力する誤
り検出訂正回路１５と、上記各回路を制御する制御回路
１８とを含む。

制御回路１８は、具体的には第２図に示すように、制御
信号およびレジスタ番号を含む命令コードを解読する命
令デコーダ２６と、レジスタ１３ヘデータを書き込むと
きのレジスタ番号を一時的に保持する書き込みレジスタ
アドレスラッチ２２と、レジスタ１３からデータを読み
出すときのレジスタ番号を一時的に保持する読み出しレ
ジスタアドレスラッチ２１と、制御信号を一時的に格納
する制御信号ラッチ２４と、命令をデコードした制御信
号を入力とする命令組み合わせ検出回路（特許請求の範
囲における命令組み合わせ検出機能に対応する）２５と
、第１の入力端子を読み出しレジスタアドレスラッチ２
１の出力端子に接続し第２の入力端子を読み出しレジス
タアドレスラッチ２１の入力端子に接続して読み出しア
ドレスを選択するセレクタ２３とを含む。

つぎに、このデータ処理装置かデータ入出力命令を実行
するときの動作について第８図を参照して説明する。ま
ず、外部データバス１６から入力したデータをレジスタ
１３に格納するデータ入力命令を実行する場合、第１の
サイクルでは、外部データバス１６から入力したデータ
を入力データラッチ１１に一時格納する。第２のサイク
ルでは、入力データラッチ１１の出力をセレクタ１４て
選び、このデータを誤り検出訂正回路１５に送る。

誤り検出訂正回路１５は、入力されたデータに対して誤
り検出訂正を行い、誤り検出訂正したデータを書き込み
バス１７に出力する。書き込みバス１７上のデータはデ
ータ入力命令で指定されたアドレス（レジスタ番号）の
レジスタ１３に格納される。データ入力命令で指定され
るレジスタ１３のアドレスは、命令デコーダ２６から書
き込みレジスタアドレスラッチ２２に送られ、書き込み
レジスタアドレスラッチ２２に保持されている。

つぎに、レジスタ１３に格納されているデータを外部デ
ータバス１６に出力するデータ出力命令を実行する場合
、第１のサイクルでは、このデータ出力命令で指定され
る読み出しレジスタのアドレスが、読み出しレジスタア
ドレスラッチ２１に保持され、セレクタ２３により読み
出しレジスタアドレスラッチ２１に保持されたアドレス
か選ばれる。このアドレスで指定されるレジスタ１３に
格納されているデータを読み出し、誤り検出訂正回路１
５に送る。誤り検出訂正回路１５は、入力されたデータ
に対して、誤り検出訂正符号を生成・付加し、書き込み
バス１７に出力する。第２のサイクルでは、誤り検出訂
正符号か付加されて書き込みバスＩ７に出力されたデー
タを、出力データラッチ１２に一時格納して外部データ
バス１６に出力する。

つぎに、データ入力命令の後にデータ出力命令か続く場
合についてその動作を、第１Ｏ図を参照して説明する。

まず、第１のサイクルでは、データ入力命令か実行開始
後、データ入力命令のデコード信号か制御信号ラッチ２
４に保持されているとき、その間につぎの命令が命令デ
コーダ２６によってデコートされると、このデコードの
結果と制御信号ラッチ２４の出力との比較によって、命
令組み合わせ検出回路２５かデータ入力命令とデ−タ出
力命令とが連続していることを検出する。

検出結果は、セレクタ２３に送られ、デコードされてい
るアドレスをこのセレクタ２３で、データ出力命令の読
み出しレジスタアドレスに切り替えてレジスタ１３に与
える。このように、第１のサイクルでは、データ入力命
令によるデータの入力動作と、データ出力命令によるレ
ジスタ１３からのデータの読み出し・誤り検出訂正符号
の生成動作とが同時に行われる。つまり、外部データバ
ス１６から入力されるデータを入力データラッチ１１に
一時格納し、レジスタ１３のデータ出力命令中に含まれ
るレジスタ番号からデータを読み出して誤り検出訂正回
路１５へ送り、このデータに対する誤り検出訂正符号の
生成・付加を実行させ、誤り検出訂正符号を付加したデ
ータを書き込みデータバス１７に出力する。

つぎに、第２のサイクルでは、誤り検出訂正回路１５に
よって誤り検出訂正符号が付加されて書き込みデータバ
ス１７に出力されたデータを出力データラッチ１２に一
時格納し、出力データラッチ１２に一時格納したデータ
を外部データバス１６へ出力し、入力データラッチ１１
からデータを読み出して誤り検出訂正回路１５へ送り、
このデータに対する誤り検出訂正を実行させ、誤り検出
訂正を行ったデータを書き込みデータバス１７に出力し
、書き込みデータバス１７を通してレジスタ１３のデー
タ入力命令で指定されたレジスタ番号に書き込む。

以上のように、第１Ｏ図を見れば明らかなように、２つ
の命令（データ入力命令およびデータ出力命令）は並列
的に処理され、むだなサイクルか発生していないことが
わかる。

この実施例によれば、データ入力命令の後にデータ出力
命令が続くときに、データ入力命令とデータ出力命令と
を並列的に実行するようにし、第１のサイクルにおいて
データ出力命令による誤り検出訂正符号の生成・付加を
行い、第２のサイクルにおいてデータ入力命令による誤
り検出訂正を行うことになる。この結果、誤り検出訂正
回路１５を効率よく使用して外部データの入出力が連続
するように処理することができ、データ入力処理とデー
タ出力処理とを待ち時間なく続けて行うことができ、デ
ータ処理の高速化を図ることができる。

この発明の第２の実施例を第１図および第３図に基づい
て説明する。このデータ処理装置は、制御回路１８′の
構成が第１の実施例と異なるか、その他の構成は第１の
実施例と同様である。

＄制御回路１８’は、具体的には第３図に示すように、
制御信号およびレジスタ番号を含む命令コードを解読す
る命令デコーダ３６と、レジスタＩ３ヘデータを書き込
むときのレジスタ番号を一時的に保持する書き込みレジ
スタアドレスラッチ３２と、レジスタ１３からデータを
読み出すときのレジスタ番号を一時的に保持する読み出
しレジスタアドレスラッチ３１と、制ｉＩｌ信号を一時
的に格納する制御信号う７チ３４と、命令をデコードし
た制御信号を入力とする命令組み合わせ検出回路（特許
請求の範囲における命令組み合わせ検出機能に対応する
）３５と、読み出しアドレスと畜き込みアドレスを比較
する一致検出回路（特許請求の範囲における一致検出機
能に対応する）３３とを含む。

つぎに、上記第２の実施例において、データ入力命令の
後にデータ出力命令が続き、かつデータ入力命令で書き
込むレジスタのレジスタ番号とデータ出力命令で読み出
すレジスタのレジスタ番号とが一致する場合について、
その動作を第１１図を参照して説明する。まず第１のサ
イクルでは、データ入力命令か実行開始後、データ入力
命令のデコード信号か制御信号ラッチ３４に保持されて
いるとき、その間につぎの命令か命令デコーダ３６でデ
コードされると、このデコードの結果と制御信号ラッチ
３４の出力との比較によって、命令組み合わせ検出回路
３５かデータ入力命令とデータ出力命令とが連続してい
ることを検出する。

このとき、外部データバス１６から入力されるデータを
入力データラッチＩＩに一時格納する。つぎに、第２の
サイクルでは、データ出力命令が命令デコーダ３６にあ
って、命令の連続を検出したとき、データ入力命令の書
き込みアドレスとデータ出力命令の読み出しアドレスと
が比較される。

この比較の結果、アドレスが一致していれば、致検出回
路３３の出力により、入力データラッチ１１からデータ
を読み出してセレクタ１４により誤り検出訂正回路１５
へ送り、このデータに対する誤り検出訂正を実行させ、
誤り検出訂正を行ったデータを書き込みデータバス１７
を通してレジスタ１３に書き込むとともに、出力データ
ラッチ１３に一時格納する。つぎに、第３のサイクルで
は、出力データラッチ１２に格納したデータを外部デー
タバス１６に出力する。

この実施例によれば、データ入力命令の後にデータ出力
命令が続き、かつデータ入力命令で書き込むレジスタ１
３のレジスタ番号とデータ出力命令で読み出すレジスタ
１３のレジスタ番号とが一致するときに、入力データラ
ッチ１１に格納されたデータに対して誤り検出訂正を行
った後、レジスタＩ３に格納するとともに出力データラ
ッチ１２に格納して外部データバス１６へ出力し、デー
タ出力命令によるデータ出力処理の際にはレジスタから
のデータの読み出しおよび誤り検出訂正符号の生成・付
加を行わないので、つまり入力したデータと同じデータ
を出力する場合には、むたなレジスタ１３からのデータ
の読み出しおよび誤り検出訂正符号の生成・付加処理を
行わないのて、データ処理を高速化を図ることができる
。

この発明の第３の実施例を第４図および第５図に基づい
て説明する。このデータ処理装置は、第４図に示すよう
に、外部データバス４６と、外部データバス４６から入
力するデータを一時格納する入力データラッチ４１と、
外部データバス４６へ出力するデータを一時格納する出
力データラッチ４２と、複数のデータを格納するレジス
タ４３と、第１の入力端子を入力データラッチ４１の出
力端子に接続し第２の入力端子をレジスタ４３の出力端
子に接続したセレクタ４４と、レジスタ４３に入力する
データを与える書き込みバス４７と、入力端子をセレク
タ４４の出力端子に接続して書き込みバス４７にデータ
を出力する誤り検出訂正回路４５と、第１の入力端子を
書き込みバス４７に接続し第２の入力端子を入力データ
ラッチ４１に接続し出力端子を出力データラッチ４２の
入力端子に接続した出力セレクタ４９と、上記各回路を
制御する制御回路４８とを含む。

制御回路４８は、具体的には第５図に示すように、制御
信号およびレジスタ番号を含む命令コードを解読すると
ともに誤り発生信号５７を入力する命令デコーダ５６と
、レジスタ４３ヘデータを書き込むときのレジスタ番号
を一時的に保持する書き込みレジスタアドレスラッチ５
２と、レジスタ４３からデータを読み出すときのレジス
タ番号を一時的に保持する読み出しレジスタアドレスラ
ッチ５１と、制御信号を一時的に格納する制御信号ラッ
チ５４と、命令をデコードした制御信号を入力とする命
令組み合わせ検出回路（特許請求の範囲における命令組
み合わせ検出機能に対応する）５５と、読み出しアドレ
スと書き込みアドレスを比較する一致検出回路（特許請
求の範囲における一致検出機能に対応する）５３とを含
む。

つぎに、上記第３の実施例において、データ入力命令の
後にデータ出力命令か続き、かつデータ入力命令で書き
込むレジスタのレジスタ番号とデータ出力命令で読み出
すレジスタのレジスタ番号とが一致する場合について、
その動作を第１２図を参照して説明する。まず第１のサ
イクルでは、データ入力命令が実行開始後、データ入力
命令のデコード信号が制御信号ラッチ５４に保持されて
いるとき、その間につぎの命令か命令デコーダ５６によ
ってデコードされると、このデコードの結果と制御信号
ラッチ５４の出力との比較によって、命令組み合わせ検
出回路５５にかデータ入力命令とデータ出力命令とが連
続していることを検出する。データ出力命令が命令デコ
ーダ５６にあって、命令の連続を検出したとき、データ
入力命令の書き込みアドレスとデータ出力命令の読み出
しアドレスとが比較される。このとき、外部データバス
４６から入力されるデータを入力データラッチ４１に一
時格納する。

つぎに、第２のサイクルでは、この比較の結果アドルス
か一致していれば、〜致検出回路５３゜出力により、入
力データラッチ４１のデータをｄカセレクタ４９により
出力データラッチ４２に一時格納し、出力データラッチ
４２に一時格納し乙未訂正のデータを外部データバス４
６へ出力し、入力データラッチ４１からデータを読み出
して十しクタ４４により誤り検出訂正回路４５へ送り、
このデータに対する誤り検出訂正を実行させ、かり検出
訂正を行ったデータを書き込みデータバ２４７に出力し
、書き込みデータバス４７を通してレジスタ４３に書き
込むとともに、データに誤りがあって訂正可能誤り発生
信号５７か発生し、それが制御回路４８に入力されたと
きのみ出力セレクタ４９により出力データラッチ４２に
一時格紺する。

つぎに、第３のサイクルでは、訂正可能誤り発生信号５
７が発生したときのみ、出力データラッチ４２に一時格
納したデータを外部データバス４６へ出力する。つまり
、データに訂正可能な誤りがあるときのみ、外部データ
バス４６に正しく訂正されたデータか再度出力されるこ
とになる。

この実施例によれば、データ入力命令の後にデータ出力
命令か続き、かつデータ入力命令で書き込むレジスタの
レジスタ番号とデータ出力命令で読み出すレジスタのレ
ジスタ番号とが一致するときに、入力データラッチ４１
に格納されたデータをそのまま出力データラッチ４２に
格納して外部データバス４６へ未訂正のデータを出力す
ると同時に、入力データラッチ４１に格納されたデータ
に対して誤り検出訂正を行い、訂正したデータをレジス
タ４３に格納するとともに訂正可能誤り発生信号が生成
されたときにのみ出力データラッチ４２に格納し、外部
データバス４６へ訂正後のデータを出力し、データ出力
命令によるデータ出力処理の際には誤り検出訂正符号の
生成・付加を行わないので、つまり入力したデータと同
じデータを出力する場合には、むだな誤り検出訂正符号
の生成・付加処理を行わないので、データ処理を高速化
を図ることができる。さらに、データ入力命令によって
入力したデータに誤りがないときには、訂正後のデータ
の出力処理が無くなるので、データ処理の一層の高速化
を図ることができる。

〔発明の効果〕

請求項ｆｉｌ記載のデータ処理装置によれば、データ入
力命令の後にデータ出力命令か続くときに、データ入力
命令とデータ出力命令とを並列的に実行するようにし、
第１のサイクルにおいてデータ出力命令による誤り検出
訂正符号の生成・付加を行い、第２のサイクルにおいて
データ入力命令による誤り検出訂正を行うことになる。

この結果、誤り検出訂正回路を効率よく使用して外部デ
ータの入出力が連続するように処理することができ、デ
ータ入力処理とデータ出力処理とを待ち時間なく続けて
行うことができ、データ処理の高速化を図ることができ
る。

請求項（２）記載のデータ処理装置によれば、データ入
力命令の後にデータ出力命令か続き、かつデータ入力命
令で書き込むレジスタのレジスタ番号とデータ出力命令
で読み出すレジスタのレジスタ番号とが一致するときに
、入力データラッチに格納されたデータに対して誤り検
出訂正を行った後、レジスタに格納するとともに出力デ
ータラッチに格納して外部データバスへ出力し、データ
出力命令によるデータ出力処理の際にはレジスタからの
データの読み出しおよび誤り検出訂正符号の生成・付加
を行わないので、つまり入力したデータと同じデータを
出力する場合には、むだなレジスタからのデータの読み
出しおよび誤り検出訂正符号の生成・付加処理を行わな
いので、データ処理を高速化を図ることができる。

請求項（３）記載のデータ処理装置によれば、データ入
力命令の後にデータ出力命令か続き、かつデータ入力命
令で書き込むレジスタのレジスタ番号とデータ出力命令
で読み出すレジスタのレジスタ番号とが一致するときに
、入力データラッチに格納されたデータをそのまま出力
データラッチに格納して外部データバスへ未訂正のデー
タを出力すると同時に、入力データラッチに格納された
データに対して誤り検出訂正を行い、訂正したデータを
レジスタに格納するとともに訂正可能誤り発生信号が生
成されたときにのみ出力データラッチに格納し、外部デ
ータバスへ訂正後のデータを出力するので、データ出力
命令によるデータ出力処理の際には誤り検出訂正符号の
生成・付加を行わないので、つまり入力したデータと同
じデータを出力する場合には、むだな誤り検出訂正符号
の生成・付加処理を行わないので、データ処理を高速化
を図ることができる。さらに、データ入力命令によって
入力したデータに誤りがないときには、訂正後のデータ
の出力処理が無くなるので、データ処理の一層のｉａ化
を図ることができる。

【図面の簡単な説明】

第１図はこの発明の第１の実施例を示すデータ処理装置
の概略ブロック図、第２図は第１図の制御部を示すブロ
ック図、第３図はこの発明の第２の実施例の制御部を示
すブロック図、第４図はこの発明の第３の実施例を示す
データ処理装置の概略ブロック図、第５図は第４図の制
御部を示すブロック図、第６図は従来のデータ処理装置
の概略ブロック図、第７図は第６図の制御部を示すブロ
ック図、第８図は入出力の順序を示すタイミング図、第
９図は従来のデータ処理装置の入力と出力の連続実行を
示すタイミング図、第１Ｏ図はこの発明の第１の実施例
の入力と出力の連続実行を示すタイミング図、第１１図
はこの発明の第２の実施例の入力と出力の連続実行を示
すタイミング図、第１２図はこの発明の第３の実施例の
入力と出力の連続実行を示すタイミング図である。１１・・・入力データラッチ、１２・・・出力データラ
ッチ、１３・・・レジスタ、１４・・・セレクタ、１５
・・誤り検出訂正回路、Ｉ６・・・外部データバス、１
７・・・書き込みバス、１８・・・制御回路、２１・・
・読み出しレジスタアドレスラッチ、２２・・・書き込
みレジスタアドレスラッチ、２３・・・セレクタ、２４
・・・制御信号ラッチ、２６・・・命令デコーダ蔵第図１３′ 第図アドレスアドレス

Claims

【特許請求の範囲】

（１）外部データバスから入力するデータを一時格納す
る入力データラッチと、前記外部データバスへ出力する
データを一時格納する出力データラッチと、複数のデー
タを格納するレジスタと、前記レジスタおよび前記出力
データラッチに入力するデータを与える書き込みバスと
、前記入力データラッチから読み出されたデータに対し
て誤り検出訂正を行うとともに前記レジスタから読み出
されたデータに対して誤り検出訂正符号の生成・付加を
行い誤り検出訂正を行ったデータおよび誤り検出訂正符
号を付加したデータを書き込みバスに出力する誤り検出
訂正回路と、前記入力データラッチ、出力データラッチ
、レジスタおよび誤り検出訂正回路を制御する制御回路
とを備え、前記制御回路は、命令を解読する命令解読機能と、前記外部データバスから入力されたデータを前記レジス
タに格納するデータ入力命令の後に前記レジスタに格納
されているデータを前記外部データバスへ出力するデー
タ出力命令が続くことを検出する命令組み合わせ検出機
能と、データ入力命令の後にデータ出力命令が続くときに、第
１のサイクルにおいて、前記外部データバスから入力さ
れるデータを前記入力データラッチに一時格納し、前記
レジスタのデータ出力命令中に含まれるレジスタ番号か
らデータを読み出して前記誤り検出訂正回路へ送り、こ
のデータに対する誤り検出訂正符号の生成・付加を実行
させ、誤り検出訂正符号を付加したデータを前記書き込
みデータバスに出力し、第２のサイクルにおいて、誤り
検出訂正符号が付加されて書き込みデータバスに出力さ
れたデータを出力データラッチに一時格納し、前記出力
データラッチに一時格納したデータを前記外部データバ
スへ出力し、前記入力データラッチからデータを読み出
して前記誤り検出訂正回路へ送り、このデータに対する
誤り検出訂正を実行させ、誤り検出訂正を行ったデータ
を前記書き込みデータバスに出力し、前記書き込みデー
タバスを通して前記レジスタのデータ入力命令で指定さ
れたレジスタ番号に書き込む制御機能とを有しているデ
ータ処理装置。
（２）外部データバスから入力するデータを一時格納す
る入力データラッチと、前記外部データバスへ出力する
データを一時格納する出力データラッチと、複数のデー
タを格納するレジスタと、前記レジスタおよび前記出力
データラッチに入力するデータを与える書き込みバスと
、前記入力データラッチから読み出されたデータに対し
て誤り検出訂正を行うとともに前記レジスタから読み出
されたデータに対して誤り検出訂正符号の生成・付加を
行い誤り検出訂正を行ったデータおよび誤り検出訂正符
号を付加したデータを書き込みバスに出力する誤り検出
訂正回路と、前記入力データラッチ、出力データラッチ
、レジスタおよび誤り検出訂正回路を制御する制御回路
とを備え、前記制御回路は、命令を解読する命令解読機能と、前記外部データバスから入力されたデータを前記レジス
タに格納するデータ入力命令の後に前記レジスタに格納
されているデータを前記外部データバスへ出力するデー
タ出力命令が続くことを検出する命令組み合わせ検出機
能と、データ入力命令中に含まれるレジスタ番号と前記データ
入力命令に続くデータ出力命令中に含まれるレジスタ番
号との一致を検出する一致検出機能と、データ入力命令の後にデータ出力命令が続き、かつ前記
データ入力命令で書き込むレジスタのレジスタ番号と前
記データ出力命令で読み出すレジスタ番号とが一致する
ときに、第１のサイクルにおいて、外部データバスから
入力されるデータを前記入力データラッチに一時格納し
、第２のサイクルにおいて、前記入力データラッチから
データを読み出して前記誤り検出訂正回路へ送り、この
データに対する誤り検出訂正を実行させ、誤り検出訂正
を行ったデータを前記書き込みデータバスを通して前記
レジスタに書き込むとともに、前記出力データラッチに
一時格納し、第３のサイクルにおいて、前記出力データ
ラッチに一時格納したデータを前記外部データバスへ出
力する制御機能とを有しているデータ処理装置。
（３）外部データバスから入力するデータを一時格納す
る入力データラッチと、前記外部データバスへ出力する
データを一時格納する出力データラッチと、複数のデー
タを格納するレジスタと、前記レジスタおよび前記出力
データラッチに入力するデータを与える書き込みバスと
、前記入力データラッチから読み出されたデータに対し
て誤り検出訂正を行うとともに前記レジスタから読み出
されたデータに対して誤り検出訂正符号の生成・付加を
行い誤り検出訂正を行ったデータおよび誤り検出訂正符
号を付加したデータを書き込みバスに出力する誤り検出
訂正回路と、前記入力データラッチ、出力データラッチ
、レジスタおよび誤り検出訂正回路を制御する制御回路
とを備え、前記制御回路は、命令を解読する命令解読機能と、前記外部データバスから入力されたデータを前記レジス
タに格納するデータ入力命令の後に前記レジスタに格納
されているデータを前記外部データバスへ出力するデー
タ出力命令が続くことを検出する命令組み合わせ検出機
能と、データ入力命令中に含まれるレジスタ番号と前記データ
入力命令に続くデータ出力命令中に含まれるレジスタ番
号との一致を検出する一致検出機能と、データ入力命令の後にデータ出力命令が続き、かつ前記
データ入力命令で書き込むレジスタの第１のレジスタ番
号と前記データ出力命令で読み出す第２のレジスタ番号
とが一致するときに、第１のサイクルにおいて、前記外
部データバスから入力されるデータを前記入力データラ
ッチに一時格納し、第２のサイクルにおいて、前記入力
データラッチのデータを前記出力データラッチに一時格
納し、前記出力データラッチに一時格納したデータを前
記外部データバスへ出力し、前記入力データラッチから
データを読み出して前記誤り検出訂正回路へ送り、この
データに対する誤り検出訂正を実行させ、誤り検出訂正
を行ったデータを前記書き込みデータバスに出力し、前
記書き込みデータバスを通して前記レジスタに書き込む
とともに、誤りが発生したしたときのみ前記出力データ
ラッチに一時格納し、第３のサイクルにおいて、誤りが
発生したしたときのみ前記出力データラッチに一時格納
したデータを前記外部データバスへ出力する制御機能と
を有しているデータ処理装置。