JPH02247762A - Ｉ／ｏコマンド出力制御方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は複数のバスマスタが存在するシステムにおける
Ｉ／Ｏコマンドの出力に係シ、特に読み出し／書き込み
回復時間を必要とするデバイスを使用するためのＩ／Ｏ
コマンド出力制御方式に関するものである。

〔従来の技術〕

従来のＩ／Ｏコマンド制御方弐においては、各デバイス
が必要な読み出し／書き込み回復時間を、ファームウェ
アで時間待を行なうことにより確保していた。

〔発明が解決しよりとする課題〕

上述した従来のＩ／Ｏコマンド制御方式では、必要な読
み出し／書き込み回復時間をファームウェアで確保する
ため、ＣＰＵの性能や速度が変化すればファームウェア
を書き換えなければならないという課題があった。

〔課題を解決するための手段〕

本発明のＩ／Ｏコマンド出力出力制御上、複数のバスマ
スタが存在するシステムにおいて、時間計測のための複
数のタイマ回路と、Ｉ／Ｏアドレスを調べるためのＩ／
Ｏアドレスデコード回路と、とのＩ／Ｏアドレスデコー
ド回路の出力により上記複数のタイマ回路の一つを起動
させるためのタイマ制御回路と、ＣＰＵから出路された
コマンドの種別を示すコマンドステータス信号と上記タ
イマ回路から出力された値と上記し勺アドレスデコード
回路の出力によりェルコマンドの出力タイミングを決定
するためのコマンド制御回路と、上記コマンドステータ
ス信号と上記コマンド制御回路の指示によりパス信号線
に！沖コマンドを出力するためのコマンド出力回路と、
システムからバス解放要求に対し解放時期を調整し上記
コマンド出力回路と上記コマンド制御回路にコマンド出
力の保留を指示するバス調停回路を有するものである。

〔作用〕

本発明においては、Ｉ／Ｏコマンドを検出してからＩ／
Ｏアドレスデコード回路の出力ごとに複数のタイマ回路
を起動させ、つぎにＣＰＵから出力されるコマンドステ
ータス信号がＩ／Ｏアクセスを示された場合、工／Ｏア
トビスデコード回路の出力にょシ指定されるタイマ回路
の内容にょシェルコマンドの出力タイミングを決定し、
バス信号線に対しＩ／Ｏコマンドを出力し、かつバス調
停回路の指示により　Ｉ／Ｏコマンドの出力待ち時間中
に他のバスマスタがバスを使用できるようＫする。

〔実施例〕

以下、図面に基づき本発明の実施例を詳細に説明する。

第１図は本発明の一実施例を示すブロック図である。

図において、１−１．１−２．１−３は時間計測のため
の複数のタイマ回路、２はＩ／Ｏアドレスを調べるため
の！」アドレスデコード回路、３はこのＩ／Ｏアドレス
デコード回路２の出力にょシ複数のタイマ回路１−１〜
１−３の一つを起動させるためのタイマ制御回路、４は
図示しないＣＰＵから出力されたコマンドの種別を示す
コマンドステータス信号とタイマ回路１−１〜１−３か
ら出力された値と！功アドレスデコード回路２の出力に
よｐＩ／Ｏコマンドの出力タイミングを決定するための
コマンド制御回路、５はコマンドステータス信号とコマ
ンド制御回路４の指示によりパス信号線にＩ／Ｏコマン
ドを出力するためのコマンド出力回路、６はシステムか
らバス解放要求に対し解放時期を調整しコマンド出力回
路５とコマンド制御回路４にコマンド出力の保留を指示
するバス調停回路である。

そして、コマンド出力回路５はＣＰＵから出力されるコ
マンドステータス信号線７ａの値によりコマンドパス信
号線５ａに出力するものである。Ｉ／Ｏアドレスデコー
ド回路２はアドレスバス信号線９凰上の値をデコードし
、結果をＩ／Ｏデコード信号線２ａに出力する。タイマ
制御回路３は、コマンドバス信号線５ａからＩ／Ｏコマ
ンドを検出したとき、Ｉ／Ｏデコード信号線２ａの値に
より、タイマ制御信号線３ａを介してタイマ回路の動作
を制御するものである。タイマ回路１−１〜１−３は、
いずれもタイマ制御回路３から出力されるタイマ制御信
号線３ａの指示により動作し、タイムアウト信号線１ａ
にタイムアウト信号を出力する。コマンド制御回路４は
、ＣＰＵから出力されるコマンドステータス信号線７ａ
ｓタイマ回路１−１〜１−３から出力されるタイムアウ
ト信号線１＆、バス調停回路６から出力されるコマンド
出力停止要求信号線６ｂ、および、Ｉ／Ｏデコード信号
線２ａの値にょシコマンドの出力タイミングを決定する
ものであシ、ウェイト要求信号Ａｌ８ｍを介してＣＰＵ
　Ｋ対しウェイト動作要求を行う。また、コマンド制御
信号線４ａを介しコマンド出力回路５ヘコマンド出力タ
イミングが、工／Ｏステータス線４ｂを介しバス調停回
路６に対しＩ／Ｏコマンドが出力待状態かどうか伝えら
れる。バス調停回路６は、システムから出力されるバス
要求信号線／Ｏｍと、コマンド制御回路４から出力され
るＩ／Ｏステータス線４ｂにより　ＣＰＵのコマンド出
力の一時停止するためコマンド出力停止要求信号線６ｂ
およびコマンドドライブ制御信号線６ａを出力し、他バ
スマスタに対してバス取得を許可するためのバス取得許
可信号線１１ａを出力する。

第２図は第１図の動作説明に供するタイムチャートであ
る。

ここでは、タイマ回路は３個で構成され（１−１〜１−
３）、Ｉ／Ｏアドレスデコード回路２もＩ／Ｏアドレス
を３つのブロックに分けてデコードするものとする。ま
た、Ｉ／Ｏアドレスデコード回路で分けた３つのブロッ
クをそれぞれＡブロック、Ｂブロック、Ｃブロックとし
、それぞれをタイマ回路１−１〜１−３が順次受は持つ
ものとする。

第２図において、（ａ）はアドレスバスａ号ｓ　ｓ　ａ
を示したものであル、６）はコマンドステータス信号線
７ｍ、（ｅ）　、　（ｄ）はコマンドバス信号線５ａ（
Ｉｌｏ）。

（ＭＥＭ）　、（ｅ）　、　（ｆ）　、　（ｇ）はタイ
ムアウト信号線１ａｑ（Ａブロック）、（Ｂブロック）
、（Ｃブロック）、（ｈ）はコマンド制御信号線４ａ１
（ｉ）はウェイト要求信号線８ｍ、（ｊ）はＩ／Ｏステ
ータス線４ｂ、伽）はバス要求信号線１Ｑａ、（４はコ
マンド出力停止要求信号線６ｂ。

（ハ）はバス取得許可信号Ｍｌｌａ、（ｎ）はコマンド
ドライブ制御信号線６ａを示したものである。

そして、（イ）は他のバスマスタがバスを使用している
区間を示し、＠）は遅延区間を示す。

つぎに第１図に示す実施例の動作を第２図を参照して説
明する。

まず、コマンドバス信号線５ａ上に出力されたＩ／Ｏコ
マンドの終了を検出したタイマ制御回路３はＩ／Ｏデコ
ード信号線２ａの状態を調べにゆく。

このとき、アドレスバス信号線９ｍ　（第２図（、）参
照）にＡブロック内のアドレスが出力されているとする
と、Ｉ／Ｏアドレスデコード回路２はＸ／Ｏデコ一ド信
号線２ａＯＡブロックに対応するビットに「１」を出力
する。そして、タイマ制御回路３は、Ｉ／Ｏデコード信
号線２ａがＡブロックを示していることを検出すると、
タイマ回路１−１に対し起動を指示する。このタイマ回
路１−１は直ちに起動し、タイムアウト信号線１ａの対
応ビットＫ「０」を出力して時間測定を開始し、所定の
時間になるとタイムアウト信号線１１の対応ビットを「
１」に戻す。

つぎに、ＣＰＵからコマンドステータス信号線Ｔｍを介
してＩ／Ｏコマンドの出力を要求されると、コマンド制
御回路４は直ちにＩ／Ｏデコード信号線２ａの状態を調
べに行き、対応するタイムアウト信号線１ａの状態を調
べる。とこで、Ｉ／Ｏデコード信号線２＆の状態がＢブ
ロックを示しているものとする。このとき、タイムアウ
ト信号線１ａの状態が「１」ならば、即刻コマンド出力
回路５に対してコマンド制御信号線４＆を介しコマンド
出力を許可する。また、タイムアウト信号線１ａの状態
が「０」ならば、コマンド制御回路４は直ちＫＣＰＵに
対しウェイト要求信号線８＆を介してウェイト動作を要
求し、コマンド出力回路５に対しコマンド制御信号線４
ａを介しコマンドを出力しないよう指示し、バス調停回
路６に対しＩ／Ｏステータス線４ｂを介してＩ／Ｏコマ
ンド出力待状態であることを知らせる。もしもこのとき
、システムからバス調停回路６にバス要求信号線１Ｏａ
を介してシステムバスの明は渡しを要求された場合、バ
ス調停回路６はコマンド制御回路４に対しコマンド出力
停止要求信号線６ｂを介しコマンドの出力を一時停止す
るよう指示する。さらに、コマンド出力回路５に対しコ
マンドドライブ制御信号線６ａを介シコマンドバス信号
線５＆をドライブすることを中止するように指示する。

また、システムに対しバス取得許可信号線１１ｍを介し
他バスマスタのシステムバス使用が可能なことを知らせ
る。

ソノ後、ハス要求信号線／Ｏｍからシステムバスの明は
渡し要求が解除されたら、パス調停回路６はシステムに
対しバス取得許可信号ｌｓｌｔｍを介し他バスマスタの
システムバス使用許可を解除し、コマンド出力回路５に
対しコマンドドライブ制御信号線６ａを介しコマンドバ
ス信号線５ａのドライブを再開するよう指示する。さら
に、コマンド制御回路４に対しコマンド出力停止要求信
号線６ｂを介しコマンド出力−時停止要求の解除を知ら
せる。その後は、タイムアウト信号線１＆が「１」にな
るのを待つ。

なお、工／Ｏステータス線４ｂが！／Ｏコマンド出力状
態金示している間、システムからシステムバスの明は渡
し要求がされなかった場合には、そのままタイムアウト
信号線１ａが「１」になるのを待つ。

さらにその後、タイムアウト信号線１ａが「１」になっ
た時点でコマンド制御回路４がＣＰＵに対して出してい
たウェイト要求を解除し、コマンド制御信号線４鳳を介
しコマンド出力回路５に対してコマンドの出力を許可す
る。また、バス調停回路６に対しＩ／Ｏステータス線４
ｂを介しＩ／Ｏコマンド待状態が解除されたことを知ら
せる。そして、コマンド出力回路５は、コマンド制御回
路４よシコマンドの出力許可を受けるとコマンドステー
タス信号線７ｍの値に応じてコマンドバス信号線５＆に
コマンドを出力する。

上記説明ではＩ／Ｏデコード信号を３つのブロックに分
けていたが、ブロック数は任意であシ、各Ｉ／Ｏごとに
分けてもよい。

〔発明の効果〕

以上説明したように本発明は、Ｉ／Ｏコマンドを検出し
てからＩ／Ｏアドレスデコード回路の出力ごとに複数の
タイマ回路を起動させ、つぎにＣＰＵから出力されるコ
マンドステータス信号がＩ／Ｏアクセスを示された場合
、Ｉ／Ｏアドレスデコード回路の出力により指定される
タイマ回路の内容にょシ１／Ｏコマンドの出力タイミン
グを決定し、バス信号線に対しＩ／Ｏコマンドを出力す
ることにより、ＣＰＨの性能や速度が変化してもファー
ムウェアを変える必要がなく、かつバス調停回路の指示
によ、ｉｉ）　Ｉ／Ｏコマンドの出力待ち時間中に他の
バスマスタがバスを使用できるようにすることＫよシ、
システム性能を上げることができるため、経済性や信頼
性が向上できるという効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例を示すブロック図、第２図は
第１図の動作説明に供するタイムチャートである。 １−１〜１−３・・・・タイマ回路、２・・ＩＩφＩ／
Ｏアドレスデコード回路、３−・・φタイマ制御回路、
４・・・優コマンド制御回路、５・・−・コマンド出力
回路、６−・・曇バス調停回路。

Claims (1)

【特許請求の範囲】
1. 複数のバスマスタが存在するシステムにおいて、時間計
   測のための複数のタイマ回路と、Ｉ／Ｏアドレスを調べ
   るためのＩ／Ｏアドレスデコード回路と、このＩ／Ｏア
   ドレスデコード回路の出力により前記複数のタイマ回路
   の一つを起動させるためのタイマ制御回路と、ＣＰＵか
   ら出力されたコマンドの種別を示すコマンドステータス
   信号と前記タイマ回路から出力された値と前記Ｉ／Ｏア
   ドレスデコード回路の出力によりＩ／Ｏコマンドの出力
   タイミングを決定するためのコマンド制御回路と、前記
   コマンドステータス信号と前記コマンド制御回路の指示
   によりバス信号線にＩ／Ｏコマンドを出力するためのコ
   マンド出力回路と、システムからバス解放要求に対し解
   放時期を調整し前記コマンド出力回路と前記コマンド制
   御回路にコマンド出力の保留を指示するバス調停回路を
   有することを特徴とするＩ／Ｏコマンド出力制御方式。