JPH07200470A - 分散アービトレーション同期バス制御システム - Google Patents
分散アービトレーション同期バス制御システムInfo
- Publication number
- JPH07200470A JPH07200470A JP33456093A JP33456093A JPH07200470A JP H07200470 A JPH07200470 A JP H07200470A JP 33456093 A JP33456093 A JP 33456093A JP 33456093 A JP33456093 A JP 33456093A JP H07200470 A JPH07200470 A JP H07200470A
- Authority
- JP
- Japan
- Prior art keywords
- bus
- transfer
- speed device
- dead cycle
- synchronous bus
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Information Transfer Systems (AREA)
Abstract
(57)【要約】
【目的】 高速装置の転送ロスの少ない効率よい同期バ
スを提供する。 【構成】 低速装置において高速装置のデータ転送を低
速装置のデータ転送に合わせるために任意のデッドサイ
クルを挿入する生成部とデッドサイクルを高速装置に通
知し、デッドサイクルを受信した装置はデッドサイクル
分だけ状態を遷移せずにデータ転送に備えるためのデッ
ドサイクル制御部を有し、デッドサイクル制御部および
バス転送内容を特定するための同期制御部の指示により
アドレスの出力を制御するためのアドレス制御部および
データの出力を制御するためのデータ制御部によりバス
上に必要な時間だけアドレス、データを制御する。
スを提供する。 【構成】 低速装置において高速装置のデータ転送を低
速装置のデータ転送に合わせるために任意のデッドサイ
クルを挿入する生成部とデッドサイクルを高速装置に通
知し、デッドサイクルを受信した装置はデッドサイクル
分だけ状態を遷移せずにデータ転送に備えるためのデッ
ドサイクル制御部を有し、デッドサイクル制御部および
バス転送内容を特定するための同期制御部の指示により
アドレスの出力を制御するためのアドレス制御部および
データの出力を制御するためのデータ制御部によりバス
上に必要な時間だけアドレス、データを制御する。
Description
【０００１】
【産業上の利用分野】本発明は、複数の低速装置および
複数の高速装置が接続される分散アービトレーション同
期バスに対する制御システムに関する。
複数の高速装置が接続される分散アービトレーション同
期バスに対する制御システムに関する。
【０００２】
【従来の技術】特開昭６３−６６６５４号公報には同期
型バスにおけるアービトレーションデータ転送、アクノ
リッジの動作について別々のラインを用いた技術が示さ
れている。
型バスにおけるアービトレーションデータ転送、アクノ
リッジの動作について別々のラインを用いた技術が示さ
れている。
【０００３】
【発明が解決しようとする課題】同期バスに接続される
装置の転送速度が高速なものと低速なものというように
異なるシステムでは、アービタ部を分散してもつと、低
速装置は高速装置の転送能力が高いことにより追従でき
ない。そのため、転送速度差に応じた緩衝用のバッファ
が必要となり、転送速度差が多きければ多きいほどより
多くのバッファが必要となってしまう。このバッファ量
を削減させるための受信不可能な転送に対して、再送要
求する手法が考えられる。しかし、この手法だとバスを
繰り返し使用するためにバスの性能を低下させてしまう
という問題点があった。
装置の転送速度が高速なものと低速なものというように
異なるシステムでは、アービタ部を分散してもつと、低
速装置は高速装置の転送能力が高いことにより追従でき
ない。そのため、転送速度差に応じた緩衝用のバッファ
が必要となり、転送速度差が多きければ多きいほどより
多くのバッファが必要となってしまう。このバッファ量
を削減させるための受信不可能な転送に対して、再送要
求する手法が考えられる。しかし、この手法だとバスを
繰り返し使用するためにバスの性能を低下させてしまう
という問題点があった。
【０００４】
【課題を解決するための手段】本発明の第１のシステム
は同期バスと、この同期バスに接続した高速装置と、前
記同期バスに接続した低速装置とを備え、前記高速装置
に備えられた前記同期バスのバス調停を行うアービタ手
段（以下アービタ部）は前記高速装置と前記低速装置と
の間で同期をとるため前記同期バスのフェーズを示す信
号を出力する同期制御部と、この同期制御部からの前記
同期バスのフェーズを示す信号に応答して前記高速装置
と前記低速装置との間の転送調整をとるためデッドサイ
クルの挿入指示信号を出力するデッドサイクル制御部
と、このデッドサイクル制御部からの挿入指示信号に基
づいて前記低速装置の転送速度にあわせてアドレスを前
記同期バスに送出するアドレス制御部と、前記デッドサ
イクル制御部からの挿入指示信号に基づいて前記低速装
置の転送速度にあわせてデータを前記同期バスに送出す
るデータ制御部と、を備えたことを特徴とする。
は同期バスと、この同期バスに接続した高速装置と、前
記同期バスに接続した低速装置とを備え、前記高速装置
に備えられた前記同期バスのバス調停を行うアービタ手
段（以下アービタ部）は前記高速装置と前記低速装置と
の間で同期をとるため前記同期バスのフェーズを示す信
号を出力する同期制御部と、この同期制御部からの前記
同期バスのフェーズを示す信号に応答して前記高速装置
と前記低速装置との間の転送調整をとるためデッドサイ
クルの挿入指示信号を出力するデッドサイクル制御部
と、このデッドサイクル制御部からの挿入指示信号に基
づいて前記低速装置の転送速度にあわせてアドレスを前
記同期バスに送出するアドレス制御部と、前記デッドサ
イクル制御部からの挿入指示信号に基づいて前記低速装
置の転送速度にあわせてデータを前記同期バスに送出す
るデータ制御部と、を備えたことを特徴とする。
【０００５】本発明の第２のシステムは同期バスと、こ
の同期バスに接続した高速装置と、前記同期バスに接続
した低速装置とを備え、前記低速装置に備えられた前記
同期バスのバス調停を行うアービタ部は自装置が前記高
速装置に対し送受信できないタイミングを検出したとき
自装置に合わせた転送を指示するためデッドサイクル信
号を生成し前記高速装置の前記デッドサイクル制御部へ
出力するデッドサイクル生成部と、このデッドサイクル
生成部で生成されたデッドサイクル信号に応答してバス
フェーズ移行の中止を示す同期信号を生成し前記同期バ
スに出力する同期制御部とを含むことを特徴とする。
の同期バスに接続した高速装置と、前記同期バスに接続
した低速装置とを備え、前記低速装置に備えられた前記
同期バスのバス調停を行うアービタ部は自装置が前記高
速装置に対し送受信できないタイミングを検出したとき
自装置に合わせた転送を指示するためデッドサイクル信
号を生成し前記高速装置の前記デッドサイクル制御部へ
出力するデッドサイクル生成部と、このデッドサイクル
生成部で生成されたデッドサイクル信号に応答してバス
フェーズ移行の中止を示す同期信号を生成し前記同期バ
スに出力する同期制御部とを含むことを特徴とする。
【０００６】
【実施例】次に、本発明の一実施例について図面を参照
して詳細に説明する。
して詳細に説明する。
【０００７】図１を参照すると、本発明の一実施例は、
複数台の高速装置２と複数台の低速装置９が一つの分散
アビトレーション同期バス１に接続されたシステムにお
いて、高速装置２は分散アビトレーション同期バス１を
管理し、バス調停を行い、制御するためのアービタ部３
を有する。アービタ部３は、バスの転送形態を特定し分
散アビトレーション同期バス１に接続されている全ての
高速装置２と低速装置９との間で同期をとるための同期
制御部４を有する。デッドサイクル制御部１０は転送速
度が異なる装置間の転送調整を行うため同期制御部４か
らのバスのフェーズを示す信号に対してデッドサイクル
の挿入指示を行い、アドレス制御部５およびデータ制御
部６に出力する。アドス制御部５はデッドサイクルを考
慮したアドレス送受タイミング時、アドレスを分散アビ
トレーション同期バス１に低速装置の転送速度に合わせ
て送出または、受信するための制御を行う。データ制御
部６はデッドサイクルを考慮したデータ送受タイミング
時データを分散アビトレーション同期バス１に低速装置
の転送速度に合わせて送出または受信するための制御を
行う。低速装置９も同様にアービタ部３を有する、アー
ビタ部３は同期制御部４、デッドサイクル制御部１０、
アドレス制御部５およびデータ制御部６を有し、さら
に、自装置が高速装置に対し送受信できないタイミング
を検出した時自装置に合わせた転送を指示するためデッ
ドサイクルが必要なことを検出し生成するデッドサイク
ル生成部１１を有する。
複数台の高速装置２と複数台の低速装置９が一つの分散
アビトレーション同期バス１に接続されたシステムにお
いて、高速装置２は分散アビトレーション同期バス１を
管理し、バス調停を行い、制御するためのアービタ部３
を有する。アービタ部３は、バスの転送形態を特定し分
散アビトレーション同期バス１に接続されている全ての
高速装置２と低速装置９との間で同期をとるための同期
制御部４を有する。デッドサイクル制御部１０は転送速
度が異なる装置間の転送調整を行うため同期制御部４か
らのバスのフェーズを示す信号に対してデッドサイクル
の挿入指示を行い、アドレス制御部５およびデータ制御
部６に出力する。アドス制御部５はデッドサイクルを考
慮したアドレス送受タイミング時、アドレスを分散アビ
トレーション同期バス１に低速装置の転送速度に合わせ
て送出または、受信するための制御を行う。データ制御
部６はデッドサイクルを考慮したデータ送受タイミング
時データを分散アビトレーション同期バス１に低速装置
の転送速度に合わせて送出または受信するための制御を
行う。低速装置９も同様にアービタ部３を有する、アー
ビタ部３は同期制御部４、デッドサイクル制御部１０、
アドレス制御部５およびデータ制御部６を有し、さら
に、自装置が高速装置に対し送受信できないタイミング
を検出した時自装置に合わせた転送を指示するためデッ
ドサイクルが必要なことを検出し生成するデッドサイク
ル生成部１１を有する。
【０００８】デッドサイクル生成部１１からの出力信号
１２は自装置内デッドサイクル制御部１０と分散アビト
レーション同期バス１に接続された全ての高速装置２と
低速装置９とに伝えるために分散アビトレーション同期
バス１に出力される。この出力信号には分散アビトレー
ション同期バス１から各アービタ部２のデッドサイクル
制御部１０に伝えることにより同期ずれすることなく制
御される。
１２は自装置内デッドサイクル制御部１０と分散アビト
レーション同期バス１に接続された全ての高速装置２と
低速装置９とに伝えるために分散アビトレーション同期
バス１に出力される。この出力信号には分散アビトレー
ション同期バス１から各アービタ部２のデッドサイクル
制御部１０に伝えることにより同期ずれすることなく制
御される。
【０００９】デッドサイクル生成部１１の出力を自装置
内アービタ部２のデッドサイクル制御部１０に伝え、デ
ッドサイクル制御部１０においてバスフェーズ移行の中
止を示す同期信号を生成することでバス１上にデッドサ
イクルを伝える。図３に同期信号の真理値テーブルが示
される。簡略のため同期信号は、アドレス送出、および
データ送出の２通りで示すと、デッドサイクルは図３の
通り決定することができ、転送種類が“０”の時アドレ
ス送出、“１”の時データ送出、バリッドが“１”で転
送有効、“０”で転送無効、すなわち、デッドサイクル
を示すことができる。
内アービタ部２のデッドサイクル制御部１０に伝え、デ
ッドサイクル制御部１０においてバスフェーズ移行の中
止を示す同期信号を生成することでバス１上にデッドサ
イクルを伝える。図３に同期信号の真理値テーブルが示
される。簡略のため同期信号は、アドレス送出、および
データ送出の２通りで示すと、デッドサイクルは図３の
通り決定することができ、転送種類が“０”の時アドレ
ス送出、“１”の時データ送出、バリッドが“１”で転
送有効、“０”で転送無効、すなわち、デッドサイクル
を示すことができる。
【００１０】次に本発明の動作タイミングを図４を参照
して詳細に説明する。
して詳細に説明する。
【００１１】図２を参照すると、高速装置２から同一低
速装置９に対して２つのデータ転送すなわちデータ転送
１、およびデータ転送２が送出さた場合、高速装置２か
らのデータ転送１は分散アビトレーション同期バス１に
送出され、低速装置９が受信し、データ転送１に対する
処理が開始される。高速装置２はデータ転送２を分散ア
ビトレーション同期バス１に引き続き送出し、低速装置
９に送る。しかしながら、低速装置９は、データ転送１
を処理中なためデッドサイクルを発生させ、高速装置２
に対してデータ転送２の中断を指示する。低速装置９は
データ転送１の処理終了と同時にデッドサイクルの発生
を中止する。高速装置２はデッドサイクル受信時、デー
タ転送２を中断し、デッドサイクル中止後データ転送２
を続け、終了後データ転送３へと移行する。
速装置９に対して２つのデータ転送すなわちデータ転送
１、およびデータ転送２が送出さた場合、高速装置２か
らのデータ転送１は分散アビトレーション同期バス１に
送出され、低速装置９が受信し、データ転送１に対する
処理が開始される。高速装置２はデータ転送２を分散ア
ビトレーション同期バス１に引き続き送出し、低速装置
９に送る。しかしながら、低速装置９は、データ転送１
を処理中なためデッドサイクルを発生させ、高速装置２
に対してデータ転送２の中断を指示する。低速装置９は
データ転送１の処理終了と同時にデッドサイクルの発生
を中止する。高速装置２はデッドサイクル受信時、デー
タ転送２を中断し、デッドサイクル中止後データ転送２
を続け、終了後データ転送３へと移行する。
【００１２】
【発明の効果】本発明は、異なる転送速度を有する装置
間の転送速度調整をデッドサイクルを用いて行うこと
で、高速転送と低速転送との間の転送速度差を吸収し、
再転送要求による、バス獲得時間、アドレス再送出時
間、または、データ再送出時間を短縮することにより、
バス全体の性能を向上できるという効果がある。
間の転送速度調整をデッドサイクルを用いて行うこと
で、高速転送と低速転送との間の転送速度差を吸収し、
再転送要求による、バス獲得時間、アドレス再送出時
間、または、データ再送出時間を短縮することにより、
バス全体の性能を向上できるという効果がある。
【図１】本発明の一実施例を示す図。
【図２】本発明の一実施例の動作を説明するための図。
【図３】同期信号の真理値状態を示す図
１…分散アビトレーション同期バス、２…高速装置、３
…アービタ部、４…同期制御部、５…アドレス制御部、
６…データ制御部、７…アドレスバッファ、８…データ
バッファ、９…低速装置、１０…デッドサイクル制御
部、１１…デッドサイクル生成部、１２…デッドサイク
ル信号
…アービタ部、４…同期制御部、５…アドレス制御部、
６…データ制御部、７…アドレスバッファ、８…データ
バッファ、９…低速装置、１０…デッドサイクル制御
部、１１…デッドサイクル生成部、１２…デッドサイク
ル信号
Claims (2)
- 【請求項１】 同期バスと、この同期バスに接続した高
速装置と、前記同期バスに接続した低速装置とを備え、 前記高速装置に備えられた、前記同期バスのバス調停を
行うアービタ手段は、 前記高速装置と前記低速装置との間で同期をとるため前
記同期バスのフェーズを示す信号を出力する同期制御部
と、 この同期制御部からの前記同期バスのフェーズを示す信
号に応答して前記高速装置と前記低速装置との間の転送
調整をとるため、デッドサイクルの挿入指示信号を出力
するデッドサイクル制御部と、 このデッドサイクル制御部からの挿入指示信号に基づい
て前記低速装置の転送速度にあわせてアドレス前記同期
バスに送出するアドレス制御部と、 前記デッドサイクル制御部からの挿入指示信号に基づい
て前記低速装置の転送速度にあわせてデータを前記同期
バスに送出するデータ制御部とを含むことを特徴とする
分散アービトレーション同期バス制御システム。 - 【請求項２】 同期バスと、この同期バスに接続した高
速装置と、前記同期バスに接続した低速装置とを備え、 前記低速装置に備えられた、前記同期バスのバス調停を
行うアービタ手段は、 自装置が前記高速装置に対し送受信できないタイミング
を検出したとき自装置に合わせた転送を指示するためデ
ッドサイクル信号を生成し前記高速装置の前記デッドサ
イクル制御部へ出力するデッドサイクル生成部と、 このデッドサイクル生成部で生成されたデッドサイクル
信号に応答してバスフェーズ移行の中止を示す同期信号
を生成し、前記同期バスに出力する同期制御部とを含む
ことを特徴とする分散アービトレーション同期制御シス
テム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33456093A JPH07200470A (ja) | 1993-12-28 | 1993-12-28 | 分散アービトレーション同期バス制御システム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33456093A JPH07200470A (ja) | 1993-12-28 | 1993-12-28 | 分散アービトレーション同期バス制御システム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07200470A true JPH07200470A (ja) | 1995-08-04 |
Family
ID=18278771
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33456093A Pending JPH07200470A (ja) | 1993-12-28 | 1993-12-28 | 分散アービトレーション同期バス制御システム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07200470A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02247762A (ja) * | 1989-03-22 | 1990-10-03 | Nec Corp | Ｉ／ｏコマンド出力制御方式 |
-
1993
- 1993-12-28 JP JP33456093A patent/JPH07200470A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02247762A (ja) * | 1989-03-22 | 1990-10-03 | Nec Corp | Ｉ／ｏコマンド出力制御方式 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5392422A (en) | Source synchronized metastable free bus | |
| JPH03188546A (ja) | バスインターフェイス制御方式 | |
| JPH07200470A (ja) | 分散アービトレーション同期バス制御システム | |
| WO2001050216A2 (en) | Communication bus for a multi-processor system | |
| JPH06266605A (ja) | 記憶装置 | |
| JP2006304011A (ja) | インタフェース回路 | |
| US7673091B2 (en) | Method to hide or reduce access latency of a slow peripheral in a pipelined direct memory access system | |
| KR100367084B1 (ko) | 실시간 고속의 데이터 처리용 디엠에이 제어기 및 제어방법 | |
| JP2000347989A (ja) | データ転送方式 | |
| JP2502030B2 (ja) | 同期式デ―タ処理システム用の同期化装置 | |
| JPH07160625A (ja) | データ転送装置 | |
| JPH06152656A (ja) | 転送制御方式 | |
| JP2538901B2 (ja) | バス結合装置 | |
| JPH0263233A (ja) | シリアル通信装置 | |
| JPH02216937A (ja) | 伝送制御装置 | |
| JPS60183659A (ja) | 情報転送制御方式 | |
| JPH0485654A (ja) | マイクロプロセッサの制御方法 | |
| JP2638505B2 (ja) | バスインタフェース装置 | |
| JP2000295114A (ja) | データ転送回路 | |
| JPS63237157A (ja) | デ−タ処理システム | |
| JPH077954B2 (ja) | 制御装置 | |
| JPH04246757A (ja) | 高速バス転送方式 | |
| JPH04182852A (ja) | Ｄｍａ制御処理装置 | |
| JPS63237158A (ja) | デ−タ処理システム | |
| JPS6336459A (ja) | 高速ｄｍａ転送方式 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19970812 |