JPH0485654A - マイクロプロセッサの制御方法 - Google Patents
マイクロプロセッサの制御方法Info
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- JPH0485654A JPH0485654A JP2202103A JP20210390A JPH0485654A JP H0485654 A JPH0485654 A JP H0485654A JP 2202103 A JP2202103 A JP 2202103A JP 20210390 A JP20210390 A JP 20210390A JP H0485654 A JPH0485654 A JP H0485654A
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- microprocessor
- signal
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- 238000000034 method Methods 0.000 title claims description 10
- 230000005540 biological transmission Effects 0.000 claims abstract description 21
- 238000010586 diagram Methods 0.000 description 6
- 230000001360 synchronised effect Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 238000002360 preparation method Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/40—Bus structure
- G06F13/4004—Coupling between buses
- G06F13/4027—Coupling between buses using bus bridges
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/16—Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
- G06F15/163—Interprocessor communication
- G06F15/17—Interprocessor communication using an input/output type connection, e.g. channel, I/O port
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- Engineering & Computer Science (AREA)
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- General Physics & Mathematics (AREA)
- Software Systems (AREA)
- Multi Processors (AREA)
- Information Transfer Systems (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
産業上の利用分野
本発明は、マイク［Ｉプロセッサ間でデータの送受を高
速に行うたぬのマイクロプロセッサの制御方法に関する
ものである。 従来の技術 第３図は２つのマイクロブ］］セッ世間でデータ送受を
行うための従来の処理システムを示す構成図である。 第１のマイクロプロセッサ１と第２のマイクロプロセッ
サ２との間には、マイクロブ［ｌセッ′４ｊ２セレクト
信号（以下、ＭＰ２セレクト信号という）３、マイクロ
プロセッサ１セレクト信号（以下、Ｐ Ｍ ｌセレクト
信号という）４、マイクロブ］］セッサ１ビジー信号（
以下、ＭＰ１ビジー信号という）５、マイクロプロセッ
サ２ビジー信号（以下、ＭＰ２ビジー信号という）６、
クロック信号７およびデータ８の各々を伝送するための
ラインが布線されている。 この場合のライン数は、マイクロプロセッサの処理ビッ
ト数に応じたデータライン数、他の信号用およびクロッ
ク信号用が各１本であり、このほか各線に共通使用され
るアースラインが布線されている。 次に、第３図の構成の動作について第４図のタイミング
図を参照して説明する。 例えば、マイクロプロセッサ１からマイクロプロセッサ
２にデータを送信する場合、マイクロプロセッサ１はマ
イクロプロセッサ２から与えられるＭＰ２ビジー信号６
の状態をみてマイクロプロセッサ２が受信可能な状態か
否かを判定する。 ＭＰ２ビジー信号６がノンビジー状態になったときに、
マイクロプロセッサ１はマイクロプロセッサ２へＭＰ２
セレクト信号３を送出する。マイクロプロセッサ２は、
ＭＰ２セレクト信号３を受信することにより受信状態に
入る。 一方、マイクロプロセッサ１は、クロック信号７に同期
させてデータ８を出力する。マイクロプロセッサ２は、
クロック信号７に同期を取りながら（クロック信号７の
立ち下がりに同期）データ８を受信する。 以上はマイクロプロセッサ１からマイクロプロセッサ２
へのデータ送信であったが、逆（マイクロプロセッサ２
からマイクロプロセッサ１へのデータ送信）の場合には
ＭＰＩセレクト信号４とＭＰＩビジー信号５を用い、上
記した手順と同様にしてデータ送信が行われる。 発明が解決しようとする課題 しかし、以上のような従来の構成では、マイクロプロセ
ッサ間の同期を取るたぬにデータの送受信に時間がかか
り、データの送受信を高速に行うには限界がある。 本発明は、上記のような従来の問題を解決するもので、
マイクロプロセッサ間のデータ送受信を高速に行うこと
ができるようにしたマイクロプロセッサの制御方法を提
供することを目的とするものである。 課題を解決するための手段 本発明は、上記従来技術の問題を解決するため、制御側
のマイクロプロセッサから送出した送信要求信号、若し
くは受信要求信号に基づいてセレクト信号を生成し、こ
のセレクト信号を被制御側のマイクロプロセッサへ送出
すると共に、上記セレクト信号を受信した被制御側のマ
イクロプロセッサが上記受信要求信号の内容に応じて送
信、若しくは受信を判断し、対応する処理を実行するよ
うにしたものである。 作用 したがって、本発明によれば、被制御側のマイクロプロ
セッサは、制御側のマイクロプロセッサからのセレクト
信号に基づいて自身が選択されたことを知り、同時に受
信要求信号により送信すべきか受信すべきかを直ちに判
定することができる。従来においては、セレクトされた
ことを知ることができるのみであったのが、本発明によ
れば、セレクトと同時に送信／受信の判定が可能になり
、データの高速処理が可能になる。 実施例 以下、本発明の実施例について図面を参照しながら説明
する。 第１図は本発明を適用するに好適な処理システムの一例
を示す構成図である。なお、本実施例においては、上記
第３図の従来例と同じ部分については同じ符号を付して
その説明を省略し、異なる構成について説明する。 本実施例の特徴とするところは、マイクロプロセッサ１
から送信要求信号１１および受信要求信号１２を発生さ
せる手段、送信要求信号１１と受信要求信号１２の論理
和をとって生成したセレクト信号１３をマイクロプロセ
ッサ２へ送出するオア回路１０およびマイクロプロセッ
サ２からマイクロプロセッサ１ヘウエイト信号１４を送
出する手段の各々を設けたことにある。 次に、第１図の構成による制御方法について、第２図の
タイミングチャートを参照しながら説明する。 まず、マイクロプロセッサ１がマイクロプロセッサ２か
らのデータを受信する場合、マイクロプロセッサ１は送
信要求信号１１を発生（１″レベルを出力）し、受信要
求信号１２はオフ（“ｏ″レベルのままにする。送信要
求信号１１はオア回路１０を通過することにより、セレ
クト信号１３（“１″レベル）となってマイクロプロセ
ッサ２へ伝達される。 マイクログ［１セツカ２は、セレクト信号１３の受信を
もって送受信の要求があったことを判断する３、同時１
７受信要求信月１２を読み込み、その内容（“１″、若
しくは“０”）をチゴックする。受信要求信号１２がオ
フ（“０”）の場合には１−送信１を判断し、イン（“
１”）であれば「−受信」を判断する。 通常、マイク１１ブロセツづはり【】ツク信号に同期し
て動作しており、１−記の要求１：′″対してマイクｏ
７ｊ″Ｌ１セツサ２は自分自身の次クロックでＩ−記
セレクト信号１３を検出し、現在実行中の処理を直ちに
停止し、送信ｆ−タ送出の準備をする。、γ−タ送出の
準備が整うまでマイク
速に行うたぬのマイクロプロセッサの制御方法に関する
ものである。 従来の技術 第３図は２つのマイクロブ］］セッ世間でデータ送受を
行うための従来の処理システムを示す構成図である。 第１のマイクロプロセッサ１と第２のマイクロプロセッ
サ２との間には、マイクロブ［ｌセッ′４ｊ２セレクト
信号（以下、ＭＰ２セレクト信号という）３、マイクロ
プロセッサ１セレクト信号（以下、Ｐ Ｍ ｌセレクト
信号という）４、マイクロブ］］セッサ１ビジー信号（
以下、ＭＰ１ビジー信号という）５、マイクロプロセッ
サ２ビジー信号（以下、ＭＰ２ビジー信号という）６、
クロック信号７およびデータ８の各々を伝送するための
ラインが布線されている。 この場合のライン数は、マイクロプロセッサの処理ビッ
ト数に応じたデータライン数、他の信号用およびクロッ
ク信号用が各１本であり、このほか各線に共通使用され
るアースラインが布線されている。 次に、第３図の構成の動作について第４図のタイミング
図を参照して説明する。 例えば、マイクロプロセッサ１からマイクロプロセッサ
２にデータを送信する場合、マイクロプロセッサ１はマ
イクロプロセッサ２から与えられるＭＰ２ビジー信号６
の状態をみてマイクロプロセッサ２が受信可能な状態か
否かを判定する。 ＭＰ２ビジー信号６がノンビジー状態になったときに、
マイクロプロセッサ１はマイクロプロセッサ２へＭＰ２
セレクト信号３を送出する。マイクロプロセッサ２は、
ＭＰ２セレクト信号３を受信することにより受信状態に
入る。 一方、マイクロプロセッサ１は、クロック信号７に同期
させてデータ８を出力する。マイクロプロセッサ２は、
クロック信号７に同期を取りながら（クロック信号７の
立ち下がりに同期）データ８を受信する。 以上はマイクロプロセッサ１からマイクロプロセッサ２
へのデータ送信であったが、逆（マイクロプロセッサ２
からマイクロプロセッサ１へのデータ送信）の場合には
ＭＰＩセレクト信号４とＭＰＩビジー信号５を用い、上
記した手順と同様にしてデータ送信が行われる。 発明が解決しようとする課題 しかし、以上のような従来の構成では、マイクロプロセ
ッサ間の同期を取るたぬにデータの送受信に時間がかか
り、データの送受信を高速に行うには限界がある。 本発明は、上記のような従来の問題を解決するもので、
マイクロプロセッサ間のデータ送受信を高速に行うこと
ができるようにしたマイクロプロセッサの制御方法を提
供することを目的とするものである。 課題を解決するための手段 本発明は、上記従来技術の問題を解決するため、制御側
のマイクロプロセッサから送出した送信要求信号、若し
くは受信要求信号に基づいてセレクト信号を生成し、こ
のセレクト信号を被制御側のマイクロプロセッサへ送出
すると共に、上記セレクト信号を受信した被制御側のマ
イクロプロセッサが上記受信要求信号の内容に応じて送
信、若しくは受信を判断し、対応する処理を実行するよ
うにしたものである。 作用 したがって、本発明によれば、被制御側のマイクロプロ
セッサは、制御側のマイクロプロセッサからのセレクト
信号に基づいて自身が選択されたことを知り、同時に受
信要求信号により送信すべきか受信すべきかを直ちに判
定することができる。従来においては、セレクトされた
ことを知ることができるのみであったのが、本発明によ
れば、セレクトと同時に送信／受信の判定が可能になり
、データの高速処理が可能になる。 実施例 以下、本発明の実施例について図面を参照しながら説明
する。 第１図は本発明を適用するに好適な処理システムの一例
を示す構成図である。なお、本実施例においては、上記
第３図の従来例と同じ部分については同じ符号を付して
その説明を省略し、異なる構成について説明する。 本実施例の特徴とするところは、マイクロプロセッサ１
から送信要求信号１１および受信要求信号１２を発生さ
せる手段、送信要求信号１１と受信要求信号１２の論理
和をとって生成したセレクト信号１３をマイクロプロセ
ッサ２へ送出するオア回路１０およびマイクロプロセッ
サ２からマイクロプロセッサ１ヘウエイト信号１４を送
出する手段の各々を設けたことにある。 次に、第１図の構成による制御方法について、第２図の
タイミングチャートを参照しながら説明する。 まず、マイクロプロセッサ１がマイクロプロセッサ２か
らのデータを受信する場合、マイクロプロセッサ１は送
信要求信号１１を発生（１″レベルを出力）し、受信要
求信号１２はオフ（“ｏ″レベルのままにする。送信要
求信号１１はオア回路１０を通過することにより、セレ
クト信号１３（“１″レベル）となってマイクロプロセ
ッサ２へ伝達される。 マイクログ［１セツカ２は、セレクト信号１３の受信を
もって送受信の要求があったことを判断する３、同時１
７受信要求信月１２を読み込み、その内容（“１″、若
しくは“０”）をチゴックする。受信要求信号１２がオ
フ（“０”）の場合には１−送信１を判断し、イン（“
１”）であれば「−受信」を判断する。 通常、マイク１１ブロセツづはり【】ツク信号に同期し
て動作しており、１−記の要求１：′″対してマイクｏ
７ｊ″Ｌ１セツサ２は自分自身の次クロックでＩ−記
セレクト信号１３を検出し、現在実行中の処理を直ちに
停止し、送信ｆ−タ送出の準備をする。、γ−タ送出の
準備が整うまでマイク
【］プロセッサｊを待機さゼるた
めに、ンイクロゾ［１セツザ２はマイクロｆ Ｄセッサ
１ヘウ、イト信号］４を送出する。マイク【】プロセッ
サ２はｆ−夕送出の準備が完了すると、ラボフィト信号
〕４を解除し１、データを送出憚る３３なお、マイク［
１ブ［ｌセッカ１は、ラボイト信号１４が送出されてい
る間、実行中の処理を中正し、ウニイト信号１４の解除
後に以下の処理を実行する。 通常のマイク１ブロセツガには、セレクト信号、送受信
要求信号などを備えているが、セレクト信号の数クロッ
ク後に送受信要求信号が出力さ第１る。このため、制御
される側のンイクロブＩコセッカは、セレクトされると
同時に自分の方がデータを出力するのか入力するのかを
判断することができない。 しかし、本発明によれば、送受信信号に基づいてセレク
ト信号を作成することにより、セレクトと送受信を同時
に判断することが可能になり、データの高速処理が可能
になる。 発明の効果 以上述べたように本発明によれば、制御側のマイク１１
ロセツヅから送出した送信要求信号、若しくは受信要求
信号に基づいてセレクト信号を生成し、このセレクト信
号を被制御側のマイクロニア’ｏセッサへ送出すると共
に、セレクト信号を受信した被制御側のマイクロブ【１
セツ→）が受信要求信号の内容に応じて送信、若しくは
受信を判断し、対応する処理を実行するよう１７しまた
ので、セレクト信号と送受信信号が同時に出力されない
マイクロプロセッサであってもセレクトと同時に送信／
受信の判定が可能になり、高速処理が可能になる。
めに、ンイクロゾ［１セツザ２はマイクロｆ Ｄセッサ
１ヘウ、イト信号］４を送出する。マイク【】プロセッ
サ２はｆ−夕送出の準備が完了すると、ラボフィト信号
〕４を解除し１、データを送出憚る３３なお、マイク［
１ブ［ｌセッカ１は、ラボイト信号１４が送出されてい
る間、実行中の処理を中正し、ウニイト信号１４の解除
後に以下の処理を実行する。 通常のマイク１ブロセツガには、セレクト信号、送受信
要求信号などを備えているが、セレクト信号の数クロッ
ク後に送受信要求信号が出力さ第１る。このため、制御
される側のンイクロブＩコセッカは、セレクトされると
同時に自分の方がデータを出力するのか入力するのかを
判断することができない。 しかし、本発明によれば、送受信信号に基づいてセレク
ト信号を作成することにより、セレクトと送受信を同時
に判断することが可能になり、データの高速処理が可能
になる。 発明の効果 以上述べたように本発明によれば、制御側のマイク１１
ロセツヅから送出した送信要求信号、若しくは受信要求
信号に基づいてセレクト信号を生成し、このセレクト信
号を被制御側のマイクロニア’ｏセッサへ送出すると共
に、セレクト信号を受信した被制御側のマイクロブ【１
セツ→）が受信要求信号の内容に応じて送信、若しくは
受信を判断し、対応する処理を実行するよう１７しまた
ので、セレクト信号と送受信信号が同時に出力されない
マイクロプロセッサであってもセレクトと同時に送信／
受信の判定が可能になり、高速処理が可能になる。
第１図は本発明の一実施例におけるマイクロプロセッサ
の制御方法を適用するのに好適な処理シス・テムの一例
を示す構成図、第２図は第１図の構成の動作を示１タイ
ミング図、第３図は２つのマイクロプロセッサ間でデー
タ送受を行うための従来の処理システムを示す構成図、
第４図は第３図の構成の動作を示すタイミング図である
。 １．２・・・“マイクログ【】セラ±、８・・・データ
、１０・・・オア回路、１１・・・送信要求信号、１２
・・・受信要求信号、１３・・・セレクト信号、１４・
・・つ□イト信号。 第 ３ 図 −７”Ｄｅ−）Ｙ ２ ｅ’：ｉ−−４９号
／ ＞ｅ’、；−）−−ｔｉ（−
−一一一一−−１−−−−力１．ア、６２．耐３ −」
−一一一一″−′七テ゛−夕入力
の制御方法を適用するのに好適な処理シス・テムの一例
を示す構成図、第２図は第１図の構成の動作を示１タイ
ミング図、第３図は２つのマイクロプロセッサ間でデー
タ送受を行うための従来の処理システムを示す構成図、
第４図は第３図の構成の動作を示すタイミング図である
。 １．２・・・“マイクログ【】セラ±、８・・・データ
、１０・・・オア回路、１１・・・送信要求信号、１２
・・・受信要求信号、１３・・・セレクト信号、１４・
・・つ□イト信号。 第 ３ 図 −７”Ｄｅ−）Ｙ ２ ｅ’：ｉ−−４９号
／ ＞ｅ’、；−）−−ｔｉ（−
−一一一一−−１−−−−力１．ア、６２．耐３ −」
−一一一一″−′七テ゛−夕入力
Claims (1)
- 制御側のマイクロプロセッサから送出した送信要求信号
、若しくは受信要求信号に基づいてセレクト信号を生成
し、このセレクト信号を被制御側のマイクロプロセッサ
へ送出すると共に、上記セレクト信号を受信した被制御
側のマイクロプロセッサが上記受信要求信号の内容に応
じて送信、若しくは受信を判断し、対応する処理を実行
することを特徴とするマイクロプロセッサの制御方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2202103A JP2767990B2 (ja) | 1990-07-30 | 1990-07-30 | マイクロプロセッサの制御方法 |
| US07/735,900 US5303345A (en) | 1990-07-30 | 1991-07-25 | Method for controlling data sending and receiving operations of a microprocessor |
| CA002048081A CA2048081C (en) | 1990-07-30 | 1991-07-29 | Method for controlling microprocessors |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2202103A JP2767990B2 (ja) | 1990-07-30 | 1990-07-30 | マイクロプロセッサの制御方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0485654A true JPH0485654A (ja) | 1992-03-18 |
| JP2767990B2 JP2767990B2 (ja) | 1998-06-25 |
Family
ID=16452015
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2202103A Expired - Fee Related JP2767990B2 (ja) | 1990-07-30 | 1990-07-30 | マイクロプロセッサの制御方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5303345A (ja) |
| JP (1) | JP2767990B2 (ja) |
| CA (1) | CA2048081C (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5524237A (en) * | 1992-12-08 | 1996-06-04 | Zenith Electronics Corporation | Controlling data transfer between two microprocessors by receiving input signals to cease its data output and detect incoming data for reception and outputting data thereafter |
| WO1994027393A1 (en) * | 1993-05-07 | 1994-11-24 | Apple Computer, Inc. | Data streaming for non-dma digital computing devices |
| WO1996009584A2 (en) * | 1994-09-19 | 1996-03-28 | Philips Electronics N.V. | A microcontroller system for performing operations of multiple microcontrollers |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4130868A (en) * | 1977-04-12 | 1978-12-19 | International Business Machines Corporation | Independently controllable multiple address registers for a data processor |
| US4149245A (en) * | 1977-06-09 | 1979-04-10 | International Business Machines Corporation | High speed store request processing control |
| US5088024A (en) * | 1989-01-31 | 1992-02-11 | Wisconsin Alumni Research Foundation | Round-robin protocol method for arbitrating access to a shared bus arbitration providing preference to lower priority units after bus access by a higher priority unit |
-
1990
- 1990-07-30 JP JP2202103A patent/JP2767990B2/ja not_active Expired - Fee Related
-
1991
- 1991-07-25 US US07/735,900 patent/US5303345A/en not_active Expired - Fee Related
- 1991-07-29 CA CA002048081A patent/CA2048081C/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| CA2048081A1 (en) | 1992-01-31 |
| JP2767990B2 (ja) | 1998-06-25 |
| CA2048081C (en) | 1996-07-09 |
| US5303345A (en) | 1994-04-12 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |