JPH03265250A - 通信制御装置 - Google Patents
通信制御装置Info
- Publication number
- JPH03265250A JPH03265250A JP2065371A JP6537190A JPH03265250A JP H03265250 A JPH03265250 A JP H03265250A JP 2065371 A JP2065371 A JP 2065371A JP 6537190 A JP6537190 A JP 6537190A JP H03265250 A JPH03265250 A JP H03265250A
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- Japan
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- 238000004891 communication Methods 0.000 title claims abstract description 15
- 238000006243 chemical reaction Methods 0.000 abstract description 11
- 230000005540 biological transmission Effects 0.000 abstract description 5
- 230000002708 enhancing effect Effects 0.000 abstract 1
- 238000000034 method Methods 0.000 description 4
- 230000002457 bidirectional effect Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 101100127891 Caenorhabditis elegans let-4 gene Proteins 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000004044 response Effects 0.000 description 1
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- Communication Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は通信制御装置、特にそれぞれシリアル/パラレ
ルデータ変換部を有する複数の通信回線を制御する通信
制御装置に関する。
ルデータ変換部を有する複数の通信回線を制御する通信
制御装置に関する。
従来、この種の通信制御装置は、シリアル/パラレルデ
ータ変換部からの受信データのバッファメモリへの転送
、またはバッファメモリからシリアル/パラレルデータ
変換部への送信データの転送は単一のプロセッサによっ
て制御している。
ータ変換部からの受信データのバッファメモリへの転送
、またはバッファメモリからシリアル/パラレルデータ
変換部への送信データの転送は単一のプロセッサによっ
て制御している。
上述した従来の通信制御装置は、単一のプロセッサでデ
ータ転送の処理を行なっているので、受信データまたは
送信データの転送中に、別のシリアル/パラレルデータ
変換部から割込みが発生した場合に、現在行なっている
転送中の処理が終了するまで割込みを待たせるため、待
合せ時間が長いという欠点がある。
ータ転送の処理を行なっているので、受信データまたは
送信データの転送中に、別のシリアル/パラレルデータ
変換部から割込みが発生した場合に、現在行なっている
転送中の処理が終了するまで割込みを待たせるため、待
合せ時間が長いという欠点がある。
本発明の通信制御装置は、回線ごとにシリアル/パラレ
ルデータ変換部を設けた複数の通信回線を収容する通信
制御装置において、バッファメモリ装置とシリアル/パ
ラレル変換部の間のデータ転送を行なう複数のプロセッ
サと、このそれぞれのプロセッサが処理中か否かを表示
するプロセッサ対応に設けられた処理中表示手段と、前
記シリアル/パラレル変換部からの割込要求を受け前記
処理中表示手段から処理中でないプロセッサを選択して
割込要求を通知する割込み制御手段とを有することによ
り構成される。
ルデータ変換部を設けた複数の通信回線を収容する通信
制御装置において、バッファメモリ装置とシリアル/パ
ラレル変換部の間のデータ転送を行なう複数のプロセッ
サと、このそれぞれのプロセッサが処理中か否かを表示
するプロセッサ対応に設けられた処理中表示手段と、前
記シリアル/パラレル変換部からの割込要求を受け前記
処理中表示手段から処理中でないプロセッサを選択して
割込要求を通知する割込み制御手段とを有することによ
り構成される。
次に、本発明の実施例について図面を参照して説明する
。
。
第1図は本発明の一実施例のブロック図で、割り込み制
御部1はシリアル/パラレルデータ変換部(以下rS/
Pデータ変換部」という)8.〜10からの割込みを信
号線30を介して認識し、信号線35.36により処理
中でないプロセッサを知って、信号線31でプロセッサ
2へ、または信号線32でプロセッサ3へ割込みを通知
する。
御部1はシリアル/パラレルデータ変換部(以下rS/
Pデータ変換部」という)8.〜10からの割込みを信
号線30を介して認識し、信号線35.36により処理
中でないプロセッサを知って、信号線31でプロセッサ
2へ、または信号線32でプロセッサ3へ割込みを通知
する。
また割込み制御部lは信号線37を介してアドレスカウ
ンタ回路6のアドレスの更新開始および停止を指示する
。プロセッサ2または3はそれぞれS/Pデータ変換部
8.〜10からの割込み通知に伴なうデータ転送処理を
行なうが、割込みの通知を受けてデータ転送動作を開始
すると、それぞれの信号線33または34を介して処理
中であることを処理中保持部4または5に知らせる。処
理中保持部4および5は対応するプロセ・ンサが処理中
であるか、ないかを常に保持して、この状態をそれぞれ
信号線35および36を介して割込み制御部1に知らせ
る。アドレスカウンタ回路6は信号線37の指示により
S/Pデータ変換部8.〜10のアドレスに対応する値
を「1」加算して信号線21へ出力する。信号1121
に出力されたアドレスのS/Pデータ変換部から信号線
30への割込みセットの要求がないと、このS/Pデー
タ変換部に対する処理を行なわず、信号!37の指示で
次のアドレスに移る。バッファメモリ7は送信データお
よび受信データを格納するメモリである。S/Pデータ
変換部8.〜10はそれぞれ送信データおよび受信デー
タのシリアル/パラレル変換を行ない、それぞれ通信回
線50.〜52からの送信および受信要求を信号線40
.〜42を介してアドレスカウンタ回路6へ通知する。
ンタ回路6のアドレスの更新開始および停止を指示する
。プロセッサ2または3はそれぞれS/Pデータ変換部
8.〜10からの割込み通知に伴なうデータ転送処理を
行なうが、割込みの通知を受けてデータ転送動作を開始
すると、それぞれの信号線33または34を介して処理
中であることを処理中保持部4または5に知らせる。処
理中保持部4および5は対応するプロセ・ンサが処理中
であるか、ないかを常に保持して、この状態をそれぞれ
信号線35および36を介して割込み制御部1に知らせ
る。アドレスカウンタ回路6は信号線37の指示により
S/Pデータ変換部8.〜10のアドレスに対応する値
を「1」加算して信号線21へ出力する。信号1121
に出力されたアドレスのS/Pデータ変換部から信号線
30への割込みセットの要求がないと、このS/Pデー
タ変換部に対する処理を行なわず、信号!37の指示で
次のアドレスに移る。バッファメモリ7は送信データお
よび受信データを格納するメモリである。S/Pデータ
変換部8.〜10はそれぞれ送信データおよび受信デー
タのシリアル/パラレル変換を行ない、それぞれ通信回
線50.〜52からの送信および受信要求を信号線40
.〜42を介してアドレスカウンタ回路6へ通知する。
信号線20はバッファメモリ7とプロセ・yす2および
3との間の双方向データバスで、信号線21はプロセッ
サ2および3とS/Pデータ変換部8.〜10との間の
双方向データバスで、アドレスカウンタ回路6の出力す
るアドレスとプロセ・ソサ2および3を介してのバッフ
ァメモリ7のデータとを伝送する。
3との間の双方向データバスで、信号線21はプロセッ
サ2および3とS/Pデータ変換部8.〜10との間の
双方向データバスで、アドレスカウンタ回路6の出力す
るアドレスとプロセ・ソサ2および3を介してのバッフ
ァメモリ7のデータとを伝送する。
以上の構成において、S/Pデータ変換部のデータ受信
時には、割込み制御部1が信号線30によりS/Pデー
タ変換部からの割込み要求を受取ると、処理中保持部4
または5の信号により処理中でないプロセッサを知る。
時には、割込み制御部1が信号線30によりS/Pデー
タ変換部からの割込み要求を受取ると、処理中保持部4
または5の信号により処理中でないプロセッサを知る。
今プロセ・ンサ2が処理中でないとすると、割込み制御
部1は信号線31を介してプロセッサ2へ処理要求を通
知する。
部1は信号線31を介してプロセッサ2へ処理要求を通
知する。
プロセッサ2は処理を開始すると処理中保持部4の状態
を信号I!3Bを介して処理中にして、信号線21を介
してS/Pデータ変換部のアドレスを知り、続いて割込
みを発生したS/Pデータ変換部から受信要求であるこ
とを知って、プロセッサ2ヘデータを転送する。続いて
プロセッサ2からバッファメモリ7へこのデータを転送
し、処理中保持部4の処理中状態を解除して受信動作を
終了する。なおプロセッサ2が処理中で、プロセッサ3
が処理中でないときは、プロセッサ3により上記の処理
が行なわれる。
を信号I!3Bを介して処理中にして、信号線21を介
してS/Pデータ変換部のアドレスを知り、続いて割込
みを発生したS/Pデータ変換部から受信要求であるこ
とを知って、プロセッサ2ヘデータを転送する。続いて
プロセッサ2からバッファメモリ7へこのデータを転送
し、処理中保持部4の処理中状態を解除して受信動作を
終了する。なおプロセッサ2が処理中で、プロセッサ3
が処理中でないときは、プロセッサ3により上記の処理
が行なわれる。
一方、S/Pデータ変換部のデータ送信時には、割込み
制御部1が信号線30によりS/Pデータ変換部から割
込み要求を受け、プロセッサか信号線21を介してS/
Pデータ変換部のアドレスを知るまでは上記の受信時と
全く同じであるか、続いて割込みを発生したS/Pデー
タ変換部から送信要求であることを知って、プロセッサ
はバッファメモリ7から送信データを受取り、次いで信
号線21を介してこのデータを割込みを発生したS/P
データ変換部へ転送し、処理中保持手段4の処理中状態
を解除して送信動作を終了する。なおこの場合も処理中
でないプロセッサが選択されることは受信時と同じであ
る。
制御部1が信号線30によりS/Pデータ変換部から割
込み要求を受け、プロセッサか信号線21を介してS/
Pデータ変換部のアドレスを知るまでは上記の受信時と
全く同じであるか、続いて割込みを発生したS/Pデー
タ変換部から送信要求であることを知って、プロセッサ
はバッファメモリ7から送信データを受取り、次いで信
号線21を介してこのデータを割込みを発生したS/P
データ変換部へ転送し、処理中保持手段4の処理中状態
を解除して送信動作を終了する。なおこの場合も処理中
でないプロセッサが選択されることは受信時と同じであ
る。
なお、以上の実施例ではS/Pデータ変換部が3式、プ
ロセッサが2式としたが、それぞれ複数式としても同様
に実施できることは明らかである。
ロセッサが2式としたが、それぞれ複数式としても同様
に実施できることは明らかである。
以上説明したように本発明は、データ転送を複数のプロ
セッサで制御し、データ転送中の割込みを処理中でない
プロセッサを選択して処理させることにより、割込み処
理の待ち時間を少なくすることができ、回線制御処理の
性能を向上させるという効果がある。
セッサで制御し、データ転送中の割込みを処理中でない
プロセッサを選択して処理させることにより、割込み処
理の待ち時間を少なくすることができ、回線制御処理の
性能を向上させるという効果がある。
ラレルデータ変換部(S/Pデータ変換部)0.21.
30〜37.40〜42・・・信号線、O〜52・・・
通信回線。
30〜37.40〜42・・・信号線、O〜52・・・
通信回線。
Claims (1)
- 回線ごとにシリアル/パラレルデータ変換部を設けた複
数の通信回線を収容する通信制御装置において、バッフ
ァメモリ装置とシリアル/パラレル変換部の間のデータ
転送を行なう複数のプロセッサと、このそれぞれのプロ
セッサが処理中か否かを表示するプロセッサ対応に設け
られた処理中表示手段と、前記シリアル/パラレル変換
部からの割込要求を受け前記処理中表示手段から処理中
でないプロセッサを選択して割込要求を通知する割込み
制御手段とを有することを特徴とする通信制御装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2065371A JPH03265250A (ja) | 1990-03-14 | 1990-03-14 | 通信制御装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2065371A JPH03265250A (ja) | 1990-03-14 | 1990-03-14 | 通信制御装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH03265250A true JPH03265250A (ja) | 1991-11-26 |
Family
ID=13285043
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2065371A Pending JPH03265250A (ja) | 1990-03-14 | 1990-03-14 | 通信制御装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH03265250A (ja) |
-
1990
- 1990-03-14 JP JP2065371A patent/JPH03265250A/ja active Pending
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