JPH02178866A - シーケンス制御装置 - Google Patents
シーケンス制御装置Info
- Publication number
- JPH02178866A JPH02178866A JP63333212A JP33321288A JPH02178866A JP H02178866 A JPH02178866 A JP H02178866A JP 63333212 A JP63333212 A JP 63333212A JP 33321288 A JP33321288 A JP 33321288A JP H02178866 A JPH02178866 A JP H02178866A
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- JP
- Japan
- Prior art keywords
- personal computer
- control device
- timer
- sequence control
- data
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000005540 biological transmission Effects 0.000 abstract description 10
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 1
Landscapes
- Communication Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明はパーソナルコンピュータへデータ通信を行うシ
ーケンス制御装置に関する。
ーケンス制御装置に関する。
従来の技術
従来のシーケンス制御装置は、パーソナルコンピュータ
にデータを送信する場合、第５図及び第６図に示すよう
にパーソナルコンピュータ２２よりデータ送信要求の割
り込み信号２５があった時に、既に送信用に加工された
データ信号２６を送信する。しかし、シーケンス制御装
置２１内においてシーケンス処理部２３よりＣＰＵ部２
４に対して応用命令の処理要求信号２７があった場合は
、その処理を優先して行う。
にデータを送信する場合、第５図及び第６図に示すよう
にパーソナルコンピュータ２２よりデータ送信要求の割
り込み信号２５があった時に、既に送信用に加工された
データ信号２６を送信する。しかし、シーケンス制御装
置２１内においてシーケンス処理部２３よりＣＰＵ部２
４に対して応用命令の処理要求信号２７があった場合は
、その処理を優先して行う。
発明が解決しようとする課題
このように従来のシーケンス制御装置では、パーソナル
コンピュータにデータの送信を行う場合、パーソナルコ
ンピュータからの送信要求割り込みをタイミングとして
行っているために、その割り込みの処理中に、応用命令
の処理要求が発生した場合、その割り込みのハン１くリ
ングにシーケンス処理に比べ非常に長い時間を要し、シ
ーケンス処理の阻害となっている。
コンピュータにデータの送信を行う場合、パーソナルコ
ンピュータからの送信要求割り込みをタイミングとして
行っているために、その割り込みの処理中に、応用命令
の処理要求が発生した場合、その割り込みのハン１くリ
ングにシーケンス処理に比べ非常に長い時間を要し、シ
ーケンス処理の阻害となっている。
そこで本発明は、パーソナルコンピュータよりの送信要
求の割り込みをな（し、割り込みのハンドリングの時間
をを削除できるシーケンス制御装置を提供するものであ
る。
求の割り込みをな（し、割り込みのハンドリングの時間
をを削除できるシーケンス制御装置を提供するものであ
る。
課題を解決するための手段
そして、上記の課題を解決する本発明の技術的な手段は
、シーケンス処理部にタイマーを設け、ＣＰＵ部に対す
る割り込み発生時に、前回の割り込み発生時よりある一
定の時間を越えていると、パーソナルコンピュータに対
しデータの送信を行うように構成したものである。
、シーケンス処理部にタイマーを設け、ＣＰＵ部に対す
る割り込み発生時に、前回の割り込み発生時よりある一
定の時間を越えていると、パーソナルコンピュータに対
しデータの送信を行うように構成したものである。
作 用
上記構成によれば、パーソナルコンピュータへデータを
送信する場合のパーソナルコンピュータ２からの割り込
み信号をなくすることができるので、割り込みのハンド
リングの時間をなくすことができ、従来例に比べ、パー
ソナルコンピュータへデータを送信する処理速度が速く
なる。
送信する場合のパーソナルコンピュータ２からの割り込
み信号をなくすることができるので、割り込みのハンド
リングの時間をなくすことができ、従来例に比べ、パー
ソナルコンピュータへデータを送信する処理速度が速く
なる。
実施例
以下本発明の一実施例を第１図〜第４図にもとすいて説
明する。
明する。
第１図は、本実施例におけるシーケンス制御装置１と、
これにシリアル通信によって接続されたパーソナルコン
ピュータ２とを示している。シーケンス制御装置１のシ
ーケンス処理部３に設けたタイマー４は、第２図に示す
ように、タイマー値をセットするタイマーセット用ノ１
ウンｌ−５と、タイマーのＵＰをメモリするＵＰメモリ
６とを備えている。
これにシリアル通信によって接続されたパーソナルコン
ピュータ２とを示している。シーケンス制御装置１のシ
ーケンス処理部３に設けたタイマー４は、第２図に示す
ように、タイマー値をセットするタイマーセット用ノ１
ウンｌ−５と、タイマーのＵＰをメモリするＵＰメモリ
６とを備えている。
パーソナルコンピュータ２からシーケンス制御装置１に
、データを送信の要求が合った場合、シーケンス制御装
置１のＣＰＵ部７は、第５図に示すようにまずタイマー
セット用カウンタ５によってタイマー値のセットを行い
、その後シー）ノンス処理部３から割り込み信号８が発
生ずるとその割り込み処理を行った後に、タイマー４の
ＴＪ Ｐメモリ６を調べ、ＵＰしていな（Ｊれば、その
ままＣＰＵは待ち状態にはいる。しかし、ＵＰｔ、てい
ればパーソナルコンピュータ１に対しある一定量のデー
タ信号９の送信を行い、送信後タイマー４を再セットし
た後ＣＩＪ Ｕ部７は待ち状態にはいる。
、データを送信の要求が合った場合、シーケンス制御装
置１のＣＰＵ部７は、第５図に示すようにまずタイマー
セット用カウンタ５によってタイマー値のセットを行い
、その後シー）ノンス処理部３から割り込み信号８が発
生ずるとその割り込み処理を行った後に、タイマー４の
ＴＪ Ｐメモリ６を調べ、ＵＰしていな（Ｊれば、その
ままＣＰＵは待ち状態にはいる。しかし、ＵＰｔ、てい
ればパーソナルコンピュータ１に対しある一定量のデー
タ信号９の送信を行い、送信後タイマー４を再セットし
た後ＣＩＪ Ｕ部７は待ち状態にはいる。
シーケンス制御装置１のＣＰＵ部７は、以上の処理を繰
り返す。
り返す。
この結果、シーケンス制御装置１からパーソナルコンピ
ュータ２ヘデータを送信する際、パーツナルコンピュー
タ２からの割り込み信号をなくすことができるので、割
り込みのハンドリングの時間をなくすことができ、シー
ケンス処理の速度を速くすることができる。
ュータ２ヘデータを送信する際、パーツナルコンピュー
タ２からの割り込み信号をなくすことができるので、割
り込みのハンドリングの時間をなくすことができ、シー
ケンス処理の速度を速くすることができる。
発明の効果
シーケンス制御装置からパーソナルコンピュータへデー
タを送信する際、パーソナルコンピュータからの割り込
み信号をなくすことができるので、割り込みのハンドリ
ングの時間をなくすことができ、従来例に比べ、パーソ
ナルコンピュータへデータを送信しながらシーケンスの
処理を行う処理速度を速くすることができる。
タを送信する際、パーソナルコンピュータからの割り込
み信号をなくすことができるので、割り込みのハンドリ
ングの時間をなくすことができ、従来例に比べ、パーソ
ナルコンピュータへデータを送信しながらシーケンスの
処理を行う処理速度を速くすることができる。
第１図は、本発明の一実施例におけるシーケンス制御装
置とこれに接続されたパーソナルコンピュータとのブロ
ック図、第２図は同実施例におけるメモリのブロック図
、第３図は同実施例における割り込み信号とデータ送信
とのタイミングチャート、第４図は同実施例におけるデ
ータ送信のフローチャート、第５図は従来例におけるシ
ーケンス制御装置とこれに接続された）く−ソナルコン
ピュータとのブロック図、第６図は従来例（こおける割
り込み信号とデータ送信とのタイミングチャートである
。 ２・・・・・・パーソナルコンピュータ、３・・・・・
・シーケンス処理部、４・・・・・・タイマー、５タイ
マーセ・ソト用カウンタ、６・・・・・・タイマーＵＰ
メモリ、７・・・・・・ＣＰＵ部。
置とこれに接続されたパーソナルコンピュータとのブロ
ック図、第２図は同実施例におけるメモリのブロック図
、第３図は同実施例における割り込み信号とデータ送信
とのタイミングチャート、第４図は同実施例におけるデ
ータ送信のフローチャート、第５図は従来例におけるシ
ーケンス制御装置とこれに接続された）く−ソナルコン
ピュータとのブロック図、第６図は従来例（こおける割
り込み信号とデータ送信とのタイミングチャートである
。 ２・・・・・・パーソナルコンピュータ、３・・・・・
・シーケンス処理部、４・・・・・・タイマー、５タイ
マーセ・ソト用カウンタ、６・・・・・・タイマーＵＰ
メモリ、７・・・・・・ＣＰＵ部。
Claims (1)
- シリアル通信によって接続されたパーソナルコンピュー
タに対するデータの送信を行うシーケンス制御装置にお
いて、シーケンス処理部にタイマーを設け、データの送
信を行うＣＰＵ部に対する割り込みが発生した時に、前
回の割り込み発生時よりある一定の時間を越えていると
、パーソナルコンピュータに対しデータの送信を行うよ
うに構成したことを特徴とするシーケンス制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63333212A JPH02178866A (ja) | 1988-12-29 | 1988-12-29 | シーケンス制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63333212A JPH02178866A (ja) | 1988-12-29 | 1988-12-29 | シーケンス制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02178866A true JPH02178866A (ja) | 1990-07-11 |
Family
ID=18263571
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63333212A Pending JPH02178866A (ja) | 1988-12-29 | 1988-12-29 | シーケンス制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02178866A (ja) |
-
1988
- 1988-12-29 JP JP63333212A patent/JPH02178866A/ja active Pending
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