JPH07160625A - データ転送装置 - Google Patents
データ転送装置Info
- Publication number
- JPH07160625A JPH07160625A JP30910793A JP30910793A JPH07160625A JP H07160625 A JPH07160625 A JP H07160625A JP 30910793 A JP30910793 A JP 30910793A JP 30910793 A JP30910793 A JP 30910793A JP H07160625 A JPH07160625 A JP H07160625A
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- JP
- Japan
- Prior art keywords
- memory
- controller
- dma controller
- cpu
- data transfer
- Prior art date
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- Pending
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Abstract
(57)【要約】
【目的】 ＤＭＡコントローラを用いたメモリからメモ
リへのデータ転送において転送元と転送先のメモリアド
レスを同時に発生させることで、高速なデータ転送を可
能にする。 【構成】 ＤＭＡリクエスト信号７がＤＭＡコントロー
ラ１に入力されると、ＤＭＡコントローラ１よりＨＬＤ
ＲＱ信号８をバッファ制御部６に出力し、バッファ制御
部６はＤＭＡコントローラ１にＨＬＤＡＫ信号９を出力
する。そして、ＤＭＡコントローラ１が出力したアドレ
スをアドレス変換部５によって変換し、メモリ３及びメ
モリ４のアドレスを同時に発生させ、出力する。
リへのデータ転送において転送元と転送先のメモリアド
レスを同時に発生させることで、高速なデータ転送を可
能にする。 【構成】 ＤＭＡリクエスト信号７がＤＭＡコントロー
ラ１に入力されると、ＤＭＡコントローラ１よりＨＬＤ
ＲＱ信号８をバッファ制御部６に出力し、バッファ制御
部６はＤＭＡコントローラ１にＨＬＤＡＫ信号９を出力
する。そして、ＤＭＡコントローラ１が出力したアドレ
スをアドレス変換部５によって変換し、メモリ３及びメ
モリ４のアドレスを同時に発生させ、出力する。
Description
【０００１】
【産業上の利用分野】本発明はＤＭＡコントローラを用
いて高速にかつ合理的にメモリからメモリへデータを転
送するデータ転送装置に関する。
いて高速にかつ合理的にメモリからメモリへデータを転
送するデータ転送装置に関する。
【０００２】
【従来の技術】図３は従来のＤＭＡコントローラを用い
たメモリからメモリへのデータ転送の構成を示してい
る。
たメモリからメモリへのデータ転送の構成を示してい
る。
【０００３】図３において、１０はメモリからメモリへ
のデータ転送を制御するＤＭＡコントローラ、１１はＣ
ＰＵ、１２及び１３はメモリである。また、１４はＤＭ
Ａコントローラ１０に入力されるＤＭＡリクエスト信
号、１５はＤＭＡコントローラからＣＰＵ１１に与えら
れるバス権要求信号である。
のデータ転送を制御するＤＭＡコントローラ、１１はＣ
ＰＵ、１２及び１３はメモリである。また、１４はＤＭ
Ａコントローラ１０に入力されるＤＭＡリクエスト信
号、１５はＤＭＡコントローラからＣＰＵ１１に与えら
れるバス権要求信号である。
【０００４】次に上記従来例の動作について説明する。
図３において、従来のデータ転送では何も制御すること
なくＤＭＡリクエスト信号１４が入力されると、まずデ
ータの転送元のアドレスを出力し、次に転送先のアドレ
スを出力してメモリからメモリへのデータ転送を行って
いた。データ転送中はＣＰＵ１１のバス権はＤＭＡコン
トローラ１０にあり、その間ＣＰＵ１１は動作できな
い。
図３において、従来のデータ転送では何も制御すること
なくＤＭＡリクエスト信号１４が入力されると、まずデ
ータの転送元のアドレスを出力し、次に転送先のアドレ
スを出力してメモリからメモリへのデータ転送を行って
いた。データ転送中はＣＰＵ１１のバス権はＤＭＡコン
トローラ１０にあり、その間ＣＰＵ１１は動作できな
い。
【０００５】このように上記従来のＤＭＡコントローラ
を用いたメモリーメモリデータ転送では、ＤＭＡコント
ローラ１０を仲介することにより、図４のようなタイミ
ングで１つのデータを転送することができる。
を用いたメモリーメモリデータ転送では、ＤＭＡコント
ローラ１０を仲介することにより、図４のようなタイミ
ングで１つのデータを転送することができる。
【０００６】今、転送元メモリをメモリ１２、転送先メ
モリをメモリ１３とすると、ステートＳ１１のクロック
でメモリ１２のアドレスを出力し、ステートＳ１３のク
ロックでＭＲＤをアクティブにしてメモリ１２からデー
タを入力する。次にステートＳ２１のクロックでメモリ
１３のアドレスを出力し、ステートＳ２２、Ｓ２３のク
ロックでＭＷＴをアクティブにしてメモリ１３にデータ
を出力する。
モリをメモリ１３とすると、ステートＳ１１のクロック
でメモリ１２のアドレスを出力し、ステートＳ１３のク
ロックでＭＲＤをアクティブにしてメモリ１２からデー
タを入力する。次にステートＳ２１のクロックでメモリ
１３のアドレスを出力し、ステートＳ２２、Ｓ２３のク
ロックでＭＷＴをアクティブにしてメモリ１３にデータ
を出力する。
【０００７】
【発明が解決しようとする課題】しかしながら、上記従
来のＤＭＡコントローラを用いたメモリからメモリへの
データ転送では１つのデータを図４でのように８クロッ
ク（１データサイクル）より高速に転送することはでき
ないという問題と、ＤＭＡコントローラがデータを転送
中の場合はＤＭＡコントローラにバス権があり、ＣＰＵ
が他の処理を行うことができないという問題があった。
来のＤＭＡコントローラを用いたメモリからメモリへの
データ転送では１つのデータを図４でのように８クロッ
ク（１データサイクル）より高速に転送することはでき
ないという問題と、ＤＭＡコントローラがデータを転送
中の場合はＤＭＡコントローラにバス権があり、ＣＰＵ
が他の処理を行うことができないという問題があった。
【０００８】本発明はこのような従来の問題点を解決す
るものであり、その第１の目的はＤＭＡコントローラを
用いたメモリからメモリへのデータ転送をより高速に行
える優れたデータ転送用回路を提供することである。ま
た、第２の目的は、ＤＭＡコントローラがデータを転送
している間、ＣＰＵが他の処理を行うことができる優れ
たデータ転送装置を提供することである。
るものであり、その第１の目的はＤＭＡコントローラを
用いたメモリからメモリへのデータ転送をより高速に行
える優れたデータ転送用回路を提供することである。ま
た、第２の目的は、ＤＭＡコントローラがデータを転送
している間、ＣＰＵが他の処理を行うことができる優れ
たデータ転送装置を提供することである。
【０００９】
【課題を解決するための手段】本発明は上記第１の目的
を達成するために、データ転送装置に、メモリからメモ
リへデータの転送を制御するＤＭＡコントローラと、前
記ＤＭＡコントローラが出力したアドレスを変換し、デ
ータの転送元と転送先のアドレスを同時に発生させ前記
２つのメモリに出力するアドレス変換部とを設けたもの
である。
を達成するために、データ転送装置に、メモリからメモ
リへデータの転送を制御するＤＭＡコントローラと、前
記ＤＭＡコントローラが出力したアドレスを変換し、デ
ータの転送元と転送先のアドレスを同時に発生させ前記
２つのメモリに出力するアドレス変換部とを設けたもの
である。
【００１０】また、第２の目的を達成するために、デー
タ転送装置に、ＣＰＵとＤＭＡコントローラの間に設け
られ、ＤＭＡコントローラがＣＰＵにバス権を要求した
際、ＣＰＵ−ＤＭＡコントローラ間のバスを分割し、Ｄ
ＭＡコントローラとＣＰＵが独立して動作を行うバッフ
ァ制御機能を設けたものである。
タ転送装置に、ＣＰＵとＤＭＡコントローラの間に設け
られ、ＤＭＡコントローラがＣＰＵにバス権を要求した
際、ＣＰＵ−ＤＭＡコントローラ間のバスを分割し、Ｄ
ＭＡコントローラとＣＰＵが独立して動作を行うバッフ
ァ制御機能を設けたものである。
【００１１】
【作用】本発明は、上記第１手段より、メモリからメモ
リへのデータ転送において転送元と転送先のメモリアド
レスを同時に発生させて出力し、転送先あるいは転送元
のアドレスを発生させる時間を省略することで、高速な
データ転送を行う。
リへのデータ転送において転送元と転送先のメモリアド
レスを同時に発生させて出力し、転送先あるいは転送元
のアドレスを発生させる時間を省略することで、高速な
データ転送を行う。
【００１２】また、上記第２手段より、ＣＰＵとＤＭＡ
コントローラ間のデータ及びアドレスのバスを分割する
ことによって、ＤＭＡコントローラとＣＰＵが独立して
動作する。
コントローラ間のデータ及びアドレスのバスを分割する
ことによって、ＤＭＡコントローラとＣＰＵが独立して
動作する。
【００１３】
【実施例】図１は本発明の第１、第２の実施例の構成を
示すブロック図である。図１において、１はＤＭＡコン
トローラ、２はＣＰＵ、３及び４はメモリである。５は
ＤＭＡコントローラ１から出力したアドレスを変換する
アドレス変換部である。６はＤＭＡコントローラ１とＣ
ＰＵ２との間のバスを分割するバッファ制御部である。
示すブロック図である。図１において、１はＤＭＡコン
トローラ、２はＣＰＵ、３及び４はメモリである。５は
ＤＭＡコントローラ１から出力したアドレスを変換する
アドレス変換部である。６はＤＭＡコントローラ１とＣ
ＰＵ２との間のバスを分割するバッファ制御部である。
【００１４】図１で明らかなように、メモリ３及び４は
ＤＭＡコントローラ１を仲介することなくデータバスで
直結されている。ＤＭＡリクエスト信号７は、ＤＭＡコ
ントローラ１に対してＤＭＡサービスを要求する。ＨＬ
ＤＲＱ信号８はＣＰＵ２に対してバス権を要求する信号
であり、これに対して９のＨＬＤＡＫ信号はＣＰＵ２が
ＨＬＤＲＱ信号８を受け付けたことを示す信号である。
なお、表１に信号説明を示す。
ＤＭＡコントローラ１を仲介することなくデータバスで
直結されている。ＤＭＡリクエスト信号７は、ＤＭＡコ
ントローラ１に対してＤＭＡサービスを要求する。ＨＬ
ＤＲＱ信号８はＣＰＵ２に対してバス権を要求する信号
であり、これに対して９のＨＬＤＡＫ信号はＣＰＵ２が
ＨＬＤＲＱ信号８を受け付けたことを示す信号である。
なお、表１に信号説明を示す。
【００１５】
【表１】
【００１６】次に、本発明の第１実施例の動作について
図１を参照して説明する。第１実施例において、ＤＭＡ
リクエスト信号７がＤＭＡコントローラ１に入力される
と、ＤＭＡコントローラ１よりＨＬＤＲＱ信号８をバッ
ファ制御部６に出力し、バッファ制御部６はＤＭＡコン
トローラ１にＨＬＤＡＫ信号９を出力する。そして、Ｄ
ＭＡコントローラ１が出力したアドレスをアドレス変換
部５によって変換し、メモリ３及びメモリ４のアドレス
を同時に発生させ、出力する。
図１を参照して説明する。第１実施例において、ＤＭＡ
リクエスト信号７がＤＭＡコントローラ１に入力される
と、ＤＭＡコントローラ１よりＨＬＤＲＱ信号８をバッ
ファ制御部６に出力し、バッファ制御部６はＤＭＡコン
トローラ１にＨＬＤＡＫ信号９を出力する。そして、Ｄ
ＭＡコントローラ１が出力したアドレスをアドレス変換
部５によって変換し、メモリ３及びメモリ４のアドレス
を同時に発生させ、出力する。
【００１７】次に、本発明の第２実施例の動作について
説明する。第２実施例において、ＤＭＡコントローラ１
がＨＬＤＲＱ信号８をバッファ制御部６に出力し、バッ
ファ制御部６はＤＭＡコントローラとＣＰＵ間のアドレ
スとデータのバスを分割する。そして、ＨＬＤＲＱ信号
９をＤＭＡコントローラ１に出力する。この結果、転送
先あるいは転送元のどちらかのアドレスを発生させる時
間を省略することで、高速なデータ転送を行うことがで
きる。
説明する。第２実施例において、ＤＭＡコントローラ１
がＨＬＤＲＱ信号８をバッファ制御部６に出力し、バッ
ファ制御部６はＤＭＡコントローラとＣＰＵ間のアドレ
スとデータのバスを分割する。そして、ＨＬＤＲＱ信号
９をＤＭＡコントローラ１に出力する。この結果、転送
先あるいは転送元のどちらかのアドレスを発生させる時
間を省略することで、高速なデータ転送を行うことがで
きる。
【００１８】このように、上記第１の実施例によれば、
アドレス変換部５がアドレスを変換してメモリ３及びメ
モリ４へ出力すると、メモリ３とメモリ４のどちらかを
Ｉ／Ｏと見せかけることができ、図４のメモリーメモリ
間の転送を図２のメモリーＩ／Ｏ間転送とすることがで
きる。
アドレス変換部５がアドレスを変換してメモリ３及びメ
モリ４へ出力すると、メモリ３とメモリ４のどちらかを
Ｉ／Ｏと見せかけることができ、図４のメモリーメモリ
間の転送を図２のメモリーＩ／Ｏ間転送とすることがで
きる。
【００１９】すなわち、ＤＭＡコントローラ１がステー
トＳ１でメモリ３及び４にアドレスを出力すると、アド
レス変換部５はメモリ３及びメモリ４にそれぞれ変換し
たアドレスを出力する。さらにＤＭＡコントローラ１は
メモリ３のＭＲＤ（図１ではＩＯＲＤ）をアクティブに
し、同時に（あるいは多少の遅延時間をもたせて）メモ
リ４のＭＷＴをアクティブにする。その結果、メモリ３
及び４を直結するデータバスにはメモリ３から読み出さ
れたデータが出力され、そのデータがメモリ４に書き込
まれる。
トＳ１でメモリ３及び４にアドレスを出力すると、アド
レス変換部５はメモリ３及びメモリ４にそれぞれ変換し
たアドレスを出力する。さらにＤＭＡコントローラ１は
メモリ３のＭＲＤ（図１ではＩＯＲＤ）をアクティブに
し、同時に（あるいは多少の遅延時間をもたせて）メモ
リ４のＭＷＴをアクティブにする。その結果、メモリ３
及び４を直結するデータバスにはメモリ３から読み出さ
れたデータが出力され、そのデータがメモリ４に書き込
まれる。
【００２０】また上記第２の実施例によれば、ＤＭＡコ
ントローラ１から出力したＨＬＤＲＱ信号８によってＣ
ＰＵ２とＤＭＡコントローラ１との間のデータ及びアド
レスのバスを分割する。このことより、ＣＰＵ２とＤＭ
Ａコントローラ１が独立して動作を行えるという利点を
有する。
ントローラ１から出力したＨＬＤＲＱ信号８によってＣ
ＰＵ２とＤＭＡコントローラ１との間のデータ及びアド
レスのバスを分割する。このことより、ＣＰＵ２とＤＭ
Ａコントローラ１が独立して動作を行えるという利点を
有する。
【００２１】
【発明の効果】本発明は上記実施例より明らかなよう
に、以下に示すような効果を有する。
に、以下に示すような効果を有する。
【００２２】１．メモリからメモリへのデータ転送にお
いて転送元と転送先のメモリアドレスを同時に発生させ
て出力し、転送先あるいは転送元のアドレスを発生させ
る時間を省略することで、高速なデータ転送を行うこと
ができる。
いて転送元と転送先のメモリアドレスを同時に発生させ
て出力し、転送先あるいは転送元のアドレスを発生させ
る時間を省略することで、高速なデータ転送を行うこと
ができる。
【００２３】２．ＣＰＵとＤＭＡコントローラ間のデー
タ及びアドレスのバスを分割することによって、ＤＭＡ
コントローラとＣＰＵが独立して動作を行うことができ
る。
タ及びアドレスのバスを分割することによって、ＤＭＡ
コントローラとＣＰＵが独立して動作を行うことができ
る。
【図１】本発明の実施例におけるデータ転送装置の構成
ブロック図
ブロック図
【図２】従来のデータ転送装置の構成ブロック図
【図３】メモリーメモリ転送タイミング図
【図４】メモリーＩ／Ｏ転送タイミング図
１ ＤＭＡコントローラ ２ ＣＰＵ ３ メモリ ４ メモリ ５ アドレス変換部 ６ ゲート回路 ７ ＤＭＡリクエスト信号 ８ ＨＬＤＲＱ信号（バス権要求信号） ９ ＨＬＤＡＫ信号（バス権要求承認信号） １０ ＤＭＡコントローラ １１ ＣＰＵ １２ メモリ １３ メモリ １４ ＤＭＡリクエスト信号 １５ バス権要求信号
Claims (2)
- 【請求項１】 メモリからメモリへデータの転送を制御
するＤＭＡコントローラと、前記ＤＭＡコントローラが
出力したアドレスを変換し、データの転送元と転送先の
アドレスを同時に発生させ前記２つのメモリに出力する
アドレス変換部とを備えたデータ転送装置。 - 【請求項２】 ＣＰＵとＤＭＡコントローラの間に設け
られ、ＤＭＡコントローラがＣＰＵにバス権を要求した
際、ＣＰＵ−ＤＭＡコントローラ間のバスを分割し、Ｄ
ＭＡコントローラとＣＰＵが独立して動作を行うバッフ
ァ制御機能を備えた請求項１記載のデータ転送装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30910793A JPH07160625A (ja) | 1993-12-09 | 1993-12-09 | データ転送装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30910793A JPH07160625A (ja) | 1993-12-09 | 1993-12-09 | データ転送装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07160625A true JPH07160625A (ja) | 1995-06-23 |
Family
ID=17988976
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30910793A Pending JPH07160625A (ja) | 1993-12-09 | 1993-12-09 | データ転送装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07160625A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100468408B1 (ko) * | 1996-07-09 | 2005-06-16 | 아드밴스트 마이크로 디이바이시스 인코포레이티드 | 직접메모리엑세스동작을위해출력주변장치를프리챠징하는방법 |
-
1993
- 1993-12-09 JP JP30910793A patent/JPH07160625A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100468408B1 (ko) * | 1996-07-09 | 2005-06-16 | 아드밴스트 마이크로 디이바이시스 인코포레이티드 | 직접메모리엑세스동작을위해출력주변장치를프리챠징하는방법 |
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