JPS59148953A - 停止割込指示送出回路 - Google Patents
停止割込指示送出回路Info
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- JPS59148953A JPS59148953A JP58022555A JP2255583A JPS59148953A JP S59148953 A JPS59148953 A JP S59148953A JP 58022555 A JP58022555 A JP 58022555A JP 2255583 A JP2255583 A JP 2255583A JP S59148953 A JPS59148953 A JP S59148953A
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- 102100024841 Protein BRICK1 Human genes 0.000 abstract 1
- 101710084314 Protein BRICK1 Proteins 0.000 abstract 1
- 238000001514 detection method Methods 0.000 description 13
- 238000010586 diagram Methods 0.000 description 6
- SLPJGDQJLTYWCI-UHFFFAOYSA-N dimethyl-(4,5,6,7-tetrabromo-1h-benzoimidazol-2-yl)-amine Chemical compound BrC1=C(Br)C(Br)=C2NC(N(C)C)=NC2=C1Br SLPJGDQJLTYWCI-UHFFFAOYSA-N 0.000 description 4
- 102100032536 Mitochondrial import inner membrane translocase subunit Tim29 Human genes 0.000 description 2
- 101710159593 Mitochondrial import inner membrane translocase subunit Tim29 Proteins 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 230000010365 information processing Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/46—Multiprogramming arrangements
- G06F9/48—Program initiating; Program switching, e.g. by interrupt
- G06F9/4806—Task transfer initiation or dispatching
- G06F9/4812—Task transfer initiation or dispatching by interrupt, e.g. masked
- G06F9/4831—Task transfer initiation or dispatching by interrupt, e.g. masked with variable priority
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- Engineering & Computer Science (AREA)
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- General Physics & Mathematics (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、情報処理用の中央制御装置に関し、特に中央
制御装置に停止割込指示を行う回路に関する。
制御装置に停止割込指示を行う回路に関する。
従来、この種の停止割込指示方式は、設定条件に対応し
たビット長の条件用レジスタと同じビット長の一致検出
回路、同じビット長のビット条件マスク用レジスタと同
じビット数のＡＮＤ回路が必要であった。又、複数個の
条件を設定しようとすると、複数個の条件用レジスタと
、一致検出回路と、ビット条件マスク用レジスタと、Ａ
ＮＤ回路と、一致検出回路とが必要で、任意の数の条件
設定は不可能であった。さらに、範囲条件の設定が任意
の数だけすることも不可能であった。
たビット長の条件用レジスタと同じビット長の一致検出
回路、同じビット長のビット条件マスク用レジスタと同
じビット数のＡＮＤ回路が必要であった。又、複数個の
条件を設定しようとすると、複数個の条件用レジスタと
、一致検出回路と、ビット条件マスク用レジスタと、Ａ
ＮＤ回路と、一致検出回路とが必要で、任意の数の条件
設定は不可能であった。さらに、範囲条件の設定が任意
の数だけすることも不可能であった。
本発明は、停止割込条件用メモリとマイクロプロセッサ
を用いることによって、上記のように複数個の条件用レ
ジスタ、ビット条件マスク用レジスタ、ＡＮＤ回路、一
致検出回路などの大規模な回路を必要とせずに、中央制
御装置と主記憶装置間のバス情報から、任意の範囲条件
、任意の有効長、任意の有効ビット条件で任意の数だけ
停止割込の条件として設定できる停止割込指示送出回路
を提供することを目的とする。
を用いることによって、上記のように複数個の条件用レ
ジスタ、ビット条件マスク用レジスタ、ＡＮＤ回路、一
致検出回路などの大規模な回路を必要とせずに、中央制
御装置と主記憶装置間のバス情報から、任意の範囲条件
、任意の有効長、任意の有効ビット条件で任意の数だけ
停止割込の条件として設定できる停止割込指示送出回路
を提供することを目的とする。
本発明は、中央制御装置と、中央制御装置に停止信号ま
たは割込信号を送出する手段とを備えたシステムに適用
され、中央制御装置と主記憶装置間の、アドレスバス、
データバス及びコントロールバスの少なくとも一部のバ
スが引き込まれ、マイクロプロセッサと、マイクロプロ
セッサのプログラム用メモリと、停止割込条件格納用メ
モリとを備えて成シ、あらかじめ中央制御装置又は操作
盤から与えられた条件指示を上記マイクロプロ七すにて
解読して、停止割込条件格納用メモリに停止割込条件を
設定しておき、中央制御装置と主記憶間のバス信号を停
止割込条件格納用メモリのアドレス入力とし、その出力
を中央制御装置の停止又は割込の指示とするよう構成さ
れ、上記バス信号の情報を任意の範囲で、任意の有効ビ
ット長で、任意の数だけ条件として設定し、中央制御装
置に停止又は割込を行なわせるものである。
たは割込信号を送出する手段とを備えたシステムに適用
され、中央制御装置と主記憶装置間の、アドレスバス、
データバス及びコントロールバスの少なくとも一部のバ
スが引き込まれ、マイクロプロセッサと、マイクロプロ
セッサのプログラム用メモリと、停止割込条件格納用メ
モリとを備えて成シ、あらかじめ中央制御装置又は操作
盤から与えられた条件指示を上記マイクロプロ七すにて
解読して、停止割込条件格納用メモリに停止割込条件を
設定しておき、中央制御装置と主記憶間のバス信号を停
止割込条件格納用メモリのアドレス入力とし、その出力
を中央制御装置の停止又は割込の指示とするよう構成さ
れ、上記バス信号の情報を任意の範囲で、任意の有効ビ
ット長で、任意の数だけ条件として設定し、中央制御装
置に停止又は割込を行なわせるものである。
本発明が適用されるシステムの構成例を第１図に示す。
図において、停止割込指示回路（以下ＢＲＫと略記する
。）１は、中央制御装置（以下ＣＰＵと略記する。）２
と主記憶装置（以下ＭＭと略記する。）３のインタフェ
ース信号を入力し、停止割込指示条件を操作盤Ｃ３Ｌ５
から信号線４を介して受け、停止割込指示を信号線６か
らＣＰＵ２に対し出力するものである。
。）１は、中央制御装置（以下ＣＰＵと略記する。）２
と主記憶装置（以下ＭＭと略記する。）３のインタフェ
ース信号を入力し、停止割込指示条件を操作盤Ｃ３Ｌ５
から信号線４を介して受け、停止割込指示を信号線６か
らＣＰＵ２に対し出力するものである。
以下、本発明を図面に示す実施例に基づいて説明する。
先づ、比較のため、従来の停止割込指示送出口路につい
て、第２図管参照して説明する。
て、第２図管参照して説明する。
第２図は、ＢＲＫＩでの従来の回路例のブロック図で、
設定条件が１６ビツトのアドレスと８ビツトのデータに
対しそれぞれにｍ個ずつなされるようにしたものである
。
設定条件が１６ビツトのアドレスと８ビツトのデータに
対しそれぞれにｍ個ずつなされるようにしたものである
。
図において、マイクロプロセサ（以下ＭＰＵと略記する
。）８は、マイクロプロセサ用メモリ（以下ＭＰＭと略
記する。）７を用いて、操作盤Ｃ３Ｌ５からの指示を解
読して条件設定を行なう。このＭＰＵ８から入出力され
るデーター７ドレス・コントロールバスＭ Ｂ Ｓ ９
ハ、操作盤Ｃ３Ｌ５とのインタフェース回路Ｃ３ＩＣ
１０、アドレス条件設定レジスタＴＲＡＲ（１１−１〜
１１−ｍ）、データ条件設定レジスタＴＲＤＲ（１２−
１〜１２−ｍ ）、アドレス条件−ｒスフレジスタＴ
ＲＡＭ （１３−１〜１３−ｍ ）、データ条件マスク
レジスタＴＲＤＭ （１４−１〜１４−ｍ ）、停止／
割込選択回路Ｓ Ｔ Ｉ Ｃ１７に接続され、上記ＭＰ
Ｕ８から沓込ができるようになっている。
。）８は、マイクロプロセサ用メモリ（以下ＭＰＭと略
記する。）７を用いて、操作盤Ｃ３Ｌ５からの指示を解
読して条件設定を行なう。このＭＰＵ８から入出力され
るデーター７ドレス・コントロールバスＭ Ｂ Ｓ ９
ハ、操作盤Ｃ３Ｌ５とのインタフェース回路Ｃ３ＩＣ
１０、アドレス条件設定レジスタＴＲＡＲ（１１−１〜
１１−ｍ）、データ条件設定レジスタＴＲＤＲ（１２−
１〜１２−ｍ ）、アドレス条件−ｒスフレジスタＴ
ＲＡＭ （１３−１〜１３−ｍ ）、データ条件マスク
レジスタＴＲＤＭ （１４−１〜１４−ｍ ）、停止／
割込選択回路Ｓ Ｔ Ｉ Ｃ１７に接続され、上記ＭＰ
Ｕ８から沓込ができるようになっている。
上記ＣＰＵ２からのＭＭコントロール信号１８によって
、１６ビツトのアドレスバス１９から１６ビツトアドレ
スバッファレジスタＭ Ａ Ｄ Ｒ２０に１６ビツトア
ドレスを、８ビツトのデータバス２１がら８ビツトデー
タバッファレジスタＭＤＤＲ２２に８ビツトデータをセ
ットする。アドレスバッファレジスタＭ Ａ Ｄ Ｒ２
０とアドレス条件マスクレジスタＴＲＡＭ（１３−１〜
１３−ｍ ）の論理積出力と、アドレス条件設定レジス
タＴＲＡＲ（１１−１〜１１−ｍ）と上記ＴＲＡＭ（１
３−１〜１３−ｍ）の論理積出力がアドレス条件一致回
路ＡＭＡＴ （１，５−１〜１５−ｍ ）の入力に接続
される。データバッファレジスタＭ Ｄ Ｄ Ｒ２２と
データ条件マスクレジスタＴＲＤＭ（１４−１〜１４−
ｍ）の論理積出力と、データ条件設定レジスタＴＲＤＲ
（１２−１〜１２−ｍ ）と上記ＴＲＤＭ（１４−１〜
１４−ｍ ）の論、１！Ｉ！積出力かデータ条件一致・
回路ＤＭＡＴ （１６−１〜１６− ｍ ）の入力に接
続される。上記アドレス条件一致回路ＡＭＡＴ （１５
−１−１，５−ｍ ）とデータ条件一致回路ＤＭＡＴ
（１，６−１〜１６−ｍ ）の出力のＯＲ回路０ＲＣ２
３の出力が上記停止／割込選択回路５ＴＩＣ１７に入力
して、該Ｓ Ｔ Ｉ Ｃ１７の出力がＣＰＵ２への停止
指示信号及び割込指示信号となって、各々信号線２４
、２５を介して出力される。
、１６ビツトのアドレスバス１９から１６ビツトアドレ
スバッファレジスタＭ Ａ Ｄ Ｒ２０に１６ビツトア
ドレスを、８ビツトのデータバス２１がら８ビツトデー
タバッファレジスタＭＤＤＲ２２に８ビツトデータをセ
ットする。アドレスバッファレジスタＭ Ａ Ｄ Ｒ２
０とアドレス条件マスクレジスタＴＲＡＭ（１３−１〜
１３−ｍ ）の論理積出力と、アドレス条件設定レジス
タＴＲＡＲ（１１−１〜１１−ｍ）と上記ＴＲＡＭ（１
３−１〜１３−ｍ）の論理積出力がアドレス条件一致回
路ＡＭＡＴ （１，５−１〜１５−ｍ ）の入力に接続
される。データバッファレジスタＭ Ｄ Ｄ Ｒ２２と
データ条件マスクレジスタＴＲＤＭ（１４−１〜１４−
ｍ）の論理積出力と、データ条件設定レジスタＴＲＤＲ
（１２−１〜１２−ｍ ）と上記ＴＲＤＭ（１４−１〜
１４−ｍ ）の論、１！Ｉ！積出力かデータ条件一致・
回路ＤＭＡＴ （１６−１〜１６− ｍ ）の入力に接
続される。上記アドレス条件一致回路ＡＭＡＴ （１５
−１−１，５−ｍ ）とデータ条件一致回路ＤＭＡＴ
（１，６−１〜１６−ｍ ）の出力のＯＲ回路０ＲＣ２
３の出力が上記停止／割込選択回路５ＴＩＣ１７に入力
して、該Ｓ Ｔ Ｉ Ｃ１７の出力がＣＰＵ２への停止
指示信号及び割込指示信号となって、各々信号線２４
、２５を介して出力される。
この従来の回路の全体動作は、次のようにして行なわれ
る。（１）操作盤Ｃ３Ｌ５からＢ ＲＫ １に対し条件
設定指示を行なう。（２）ＭＰＵ８は、条件設定指示を
受け、Ｃ８Ｌインタフ工−ス回路Ｃ３ｌＣＩＯから取出
し、各条件をアドレス条件設定レジスタＴＲＡＲ（１１
−１〜１１−ｍ ）、データ条件設定レジスタＴＲＤＲ
（１２−１〜１２”’−ｍ ） 、アドレス条件マスク
レジスタＴ ＲＡＭ（１３−１〜１３−ｍ）、データ条
件マスクレジスタＴＲＤＭ（１４−１〜１４−ｍ ）、
アドレス条件一致回路ＡＭＡ Ｔ （１５−１〜１５−
ｍ ）、データ条件一致回路ＤＭＡＴ （１６−１〜
１６−ｍ ）、停止／割込選択回路Ｓ Ｔ Ｉ Ｃ１７
に設定する。（３１１６ビツトアドレスバンフアレジス
タＭＡＤＲ２ｏと上記Ｔ ＲＡＭ （１３−１〜１３−
ｍ ）の論理積出方と、上記ＴＲＡＲ（１１−１〜１１
−ｍ ）と上記ＴＲＡＭ（１３−１〜１３−ｍ）の論理
積出力が一致すると、ＯＲ回路０ＲＣ２３を経て、上記
５ＴＩＣ１７の７リツプ７０ツブＦ／Ｆ２６が停止側を
選択していたとすると、ＣＰＵ２へ停止指示が伝えられ
、ＣＰＵ２は停止する。
る。（１）操作盤Ｃ３Ｌ５からＢ ＲＫ １に対し条件
設定指示を行なう。（２）ＭＰＵ８は、条件設定指示を
受け、Ｃ８Ｌインタフ工−ス回路Ｃ３ｌＣＩＯから取出
し、各条件をアドレス条件設定レジスタＴＲＡＲ（１１
−１〜１１−ｍ ）、データ条件設定レジスタＴＲＤＲ
（１２−１〜１２”’−ｍ ） 、アドレス条件マスク
レジスタＴ ＲＡＭ（１３−１〜１３−ｍ）、データ条
件マスクレジスタＴＲＤＭ（１４−１〜１４−ｍ ）、
アドレス条件一致回路ＡＭＡ Ｔ （１５−１〜１５−
ｍ ）、データ条件一致回路ＤＭＡＴ （１６−１〜
１６−ｍ ）、停止／割込選択回路Ｓ Ｔ Ｉ Ｃ１７
に設定する。（３１１６ビツトアドレスバンフアレジス
タＭＡＤＲ２ｏと上記Ｔ ＲＡＭ （１３−１〜１３−
ｍ ）の論理積出方と、上記ＴＲＡＲ（１１−１〜１１
−ｍ ）と上記ＴＲＡＭ（１３−１〜１３−ｍ）の論理
積出力が一致すると、ＯＲ回路０ＲＣ２３を経て、上記
５ＴＩＣ１７の７リツプ７０ツブＦ／Ｆ２６が停止側を
選択していたとすると、ＣＰＵ２へ停止指示が伝えられ
、ＣＰＵ２は停止する。
次に、本発明停止割込指示送出回路について、第３図を
参照して説明する。
参照して説明する。
第３図は本発明停止割込指示送出回路を第１図に示すＢ
ＲＫＩに適用した実施例を示すブロック図でアシ、ラン
ダムアクセスメモリから成る一致条件検出メモ’） Ｍ
ＲＡ Ｍ ２’ｌを配した構成である。
ＲＫＩに適用した実施例を示すブロック図でアシ、ラン
ダムアクセスメモリから成る一致条件検出メモ’） Ｍ
ＲＡ Ｍ ２’ｌを配した構成である。
図において、本実施例のＢＲＫＩは、ＭＰＵ８、ＭＰＭ
７、及びＣ３ｌＣＩＯと、条件書込テコーダＤ Ｅ Ｃ
３１と、アドレスバッファレジスタＭＡＤＲ２０及びデ
ータバッファレジスタＭＤＤＲ２２と、アドレス／デー
タ選択回路５ＥＬ２８と、タイミング回路ＴＩＭ２９と
、停止／割込回路ＳＴ Ｉ Ｃ１７と、上記一致条件検
出メモリＭＲＡＭ２７とを有して成る。
７、及びＣ３ｌＣＩＯと、条件書込テコーダＤ Ｅ Ｃ
３１と、アドレスバッファレジスタＭＡＤＲ２０及びデ
ータバッファレジスタＭＤＤＲ２２と、アドレス／デー
タ選択回路５ＥＬ２８と、タイミング回路ＴＩＭ２９と
、停止／割込回路ＳＴ Ｉ Ｃ１７と、上記一致条件検
出メモリＭＲＡＭ２７とを有して成る。
上記一致条件検出メモ’ＪＭＲＡＭ２７に対する設定は
、ＭＰＵ８からなされる。１６ビツトアドレスバス１９
と８ビツトテータパス２１ハ、アドレス／データ選択回
路５ＥＬ２８にて、タイミング回路ＴＩＭ２９によシ時
分割に選択され、アドレス／データ選択信号ＡＤＳＥ３
０と共に１７ビツトの一致検出メモリＭＲＡＭ２７への
アドレス入力となっている。このＭＲＡＭ２７の１ピン
ト出力信号が停止／割込選択回路Ｓ Ｔ Ｉ Ｃ１７に
入力し、該５ＴＩＣ１７の出力がＣＰＵ２への停止信号
及び割込信号となっている。
、ＭＰＵ８からなされる。１６ビツトアドレスバス１９
と８ビツトテータパス２１ハ、アドレス／データ選択回
路５ＥＬ２８にて、タイミング回路ＴＩＭ２９によシ時
分割に選択され、アドレス／データ選択信号ＡＤＳＥ３
０と共に１７ビツトの一致検出メモリＭＲＡＭ２７への
アドレス入力となっている。このＭＲＡＭ２７の１ピン
ト出力信号が停止／割込選択回路Ｓ Ｔ Ｉ Ｃ１７に
入力し、該５ＴＩＣ１７の出力がＣＰＵ２への停止信号
及び割込信号となっている。
斯かる構成において、一致条件検出メモリＭＲＡＭ２７
の設定法について次に説明する。該ＭＲＡ Ｍ ２７は
、その人力が１８ビツトでｈシ、このうちの１ビツトの
アドレス／データ選択信号ＡＤＳＥ２９が０′″のとき
はアドレス、ＡＤＳＥ２９が１１のときはデータを選択
する。又、１８ビツト目は、ＣＰＵ２かｒ２ＭＭ３への
書込指示信号を入力し、書込時″１″とする。これによ
シ、書込時のアドレス、データなどの条件設定が可能と
なる。
の設定法について次に説明する。該ＭＲＡ Ｍ ２７は
、その人力が１８ビツトでｈシ、このうちの１ビツトの
アドレス／データ選択信号ＡＤＳＥ２９が０′″のとき
はアドレス、ＡＤＳＥ２９が１１のときはデータを選択
する。又、１８ビツト目は、ＣＰＵ２かｒ２ＭＭ３への
書込指示信号を入力し、書込時″１″とする。これによ
シ、書込時のアドレス、データなどの条件設定が可能と
なる。
このように構成される本発明の動作について説明する。
今、信号で０１２３アドレスと４５データを書込時に停
止したいという条件を設定したと仮定すると、一致条件
検出メモリＭＲＡＭ２７のアドレスは、２０１２３と３
００４５から３ＦＦ４５アドレスに１′″を書込み、他
のアドレスには０゛を書込む。書込時、アドレス／デー
タ選択回路５ＥＬ２８の出力は０とする。又、書込時で
ない時は、条件書込デコーダＤ Ｅ Ｃ３１の出力はＯ
とする。もし、１６ビツトアドレスが０１２３になると
、一致条件検出メモリＭＲＡＭ２７から′１゛が出力さ
れ、停止／割込選択回路５ＴＩＣ１７の７リツプフロツ
プ％がストップ側を選択していると、ＣＰＵ２へ停止指
示が伝えられ、ＣＰＵ２は停止する。
止したいという条件を設定したと仮定すると、一致条件
検出メモリＭＲＡＭ２７のアドレスは、２０１２３と３
００４５から３ＦＦ４５アドレスに１′″を書込み、他
のアドレスには０゛を書込む。書込時、アドレス／デー
タ選択回路５ＥＬ２８の出力は０とする。又、書込時で
ない時は、条件書込デコーダＤ Ｅ Ｃ３１の出力はＯ
とする。もし、１６ビツトアドレスが０１２３になると
、一致条件検出メモリＭＲＡＭ２７から′１゛が出力さ
れ、停止／割込選択回路５ＴＩＣ１７の７リツプフロツ
プ％がストップ側を選択していると、ＣＰＵ２へ停止指
示が伝えられ、ＣＰＵ２は停止する。
次に、８９００から８９ＦＦのアドレスで停止したいと
すると、８９００から８９ＦＦのアドレスに１′″を書
込む。すると、１６ビツトアドレスが８９００から８９
ＦＦの間にあると、停止指示がＣＰＵ２へ伝えられ、Ｃ
ＰＵ２は停止する。
すると、８９００から８９ＦＦのアドレスに１′″を書
込む。すると、１６ビツトアドレスが８９００から８９
ＦＦの間にあると、停止指示がＣＰＵ２へ伝えられ、Ｃ
ＰＵ２は停止する。
本発明は以上説明したように、一致検出信号に読書き可
能のランダムアクセスメモリを使用することによシ、ハ
ードウェアの追加なしに任意のパターンで任意の数だけ
停止割込指示条件を設定できる効果がち９、これにより
、ソフトウェア開発のサポートに有効な手段を提供でき
るようにする効果を生じる。
能のランダムアクセスメモリを使用することによシ、ハ
ードウェアの追加なしに任意のパターンで任意の数だけ
停止割込指示条件を設定できる効果がち９、これにより
、ソフトウェア開発のサポートに有効な手段を提供でき
るようにする効果を生じる。
第１図は本発明が適用されるシステムの構成例を示すブ
ロック図、第２図は従来の停止割込指示回路の詳細を示
すブロック図、第３図は本発明停止割込指示送出回路の
一実施例を示すブロック図である。 ｌ・・・停止割込指示回路（ＢＲＫ）、２・・・中央制
御装置（ＣＰＵ”）、３・・・主記憶装置（ＭＭ）、５
・・・操作盤（Ｃ８Ｌ）、７・・・マイクロプロセサ用
メモリ（ＭＰＭ）、８・・・マイクはプロセサ（ＭＰＵ
）、１０・・・インタフェース回路、１１・・・アドレ
ス条件設定レジスタ（ＴＲＡＲ）、１２・・・データ条
件設定レジスタ（ＴＲＤＲ）、１３・・・アドレス条件
マスクレジスタ（ＴＲＡＭ）、１４・・・データ条件マ
スクレジスタ（ＴＲＤＭ）、１５・・・アドレス条件一
致回路（ＡＭＡＴ）、１６・・・データ条件一致回路（
ＤＭＡＴ）、１７・・・停止／割込選択回路（ＳＴＩＣ
）、１８・・・ＭＭコントロー／Ｌ／信号、加・・・ア
ドレスバッファレジスタ（ＭＡＤＲ）、２２・・・デー
タバッファレジスタ（ＭＤＤＲ）、２３・・・ＯＲ回路
（ＯＲＣ）、２６・・・ノリツブフロップ（Ｆ／Ｆ ）
、２７・・・一致条件検出メモリ（ＭＲＡＭ）、四・・
・アドレス／データ選択回路（ＳＥＬ）、２９・・・タ
イミング回路（ＴＩＭ）、３０・・・アドレス／データ
選択信号（ＡＤＳＥ）、３１・・・条件書込デコーダ（
ＤＥＣ）。 出願人 日本電気株式会社 第１図
ロック図、第２図は従来の停止割込指示回路の詳細を示
すブロック図、第３図は本発明停止割込指示送出回路の
一実施例を示すブロック図である。 ｌ・・・停止割込指示回路（ＢＲＫ）、２・・・中央制
御装置（ＣＰＵ”）、３・・・主記憶装置（ＭＭ）、５
・・・操作盤（Ｃ８Ｌ）、７・・・マイクロプロセサ用
メモリ（ＭＰＭ）、８・・・マイクはプロセサ（ＭＰＵ
）、１０・・・インタフェース回路、１１・・・アドレ
ス条件設定レジスタ（ＴＲＡＲ）、１２・・・データ条
件設定レジスタ（ＴＲＤＲ）、１３・・・アドレス条件
マスクレジスタ（ＴＲＡＭ）、１４・・・データ条件マ
スクレジスタ（ＴＲＤＭ）、１５・・・アドレス条件一
致回路（ＡＭＡＴ）、１６・・・データ条件一致回路（
ＤＭＡＴ）、１７・・・停止／割込選択回路（ＳＴＩＣ
）、１８・・・ＭＭコントロー／Ｌ／信号、加・・・ア
ドレスバッファレジスタ（ＭＡＤＲ）、２２・・・デー
タバッファレジスタ（ＭＤＤＲ）、２３・・・ＯＲ回路
（ＯＲＣ）、２６・・・ノリツブフロップ（Ｆ／Ｆ ）
、２７・・・一致条件検出メモリ（ＭＲＡＭ）、四・・
・アドレス／データ選択回路（ＳＥＬ）、２９・・・タ
イミング回路（ＴＩＭ）、３０・・・アドレス／データ
選択信号（ＡＤＳＥ）、３１・・・条件書込デコーダ（
ＤＥＣ）。 出願人 日本電気株式会社 第１図
Claims (1)
- 【特許請求の範囲】 中央制御装置と、この中央制御装置に停止信号または割
込信号を送出する送出手段とを備えたシステムに適用さ
れ、マイクロプロセサ及びマイクロプロセサのプログラ
ム用メモリを有して成シ、上記中央制御装置が実行する
命令及びデータを格納する主記憶装置に接続されるアド
レスバス、データバス及ヒコントロールバスの少なくと
も一部のバスが引込まれて成る停止割込指示送出回路に
おいて、 停止割込条件格納用メモリを設け、該メモリは、予め上
記中央制御装置又は操作盤から与えられた条件指示を上
記マイクロプロセサに解読せしめて停止割込条件として
設定しておき、且つ、中央制御装置と主記憶装置間のバ
ス信号をアドレス入力とし、その出力を該中央制御装置
の停止又は割込の指示として成シ、上記バス信号の情報
を、任意の範囲で、任意の有効ビット長で、任意の数だ
け条件として設定し、中央制御装置に停止又は割込を行
なわせるよう構成して成ることを特徴とする停止割込指
示送出回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58022555A JPS59148953A (ja) | 1983-02-14 | 1983-02-14 | 停止割込指示送出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58022555A JPS59148953A (ja) | 1983-02-14 | 1983-02-14 | 停止割込指示送出回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59148953A true JPS59148953A (ja) | 1984-08-25 |
Family
ID=12086094
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58022555A Pending JPS59148953A (ja) | 1983-02-14 | 1983-02-14 | 停止割込指示送出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59148953A (ja) |
-
1983
- 1983-02-14 JP JP58022555A patent/JPS59148953A/ja active Pending
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