JPS63123185A - Ｉｃカ−ド - Google Patents
Ｉｃカ−ドInfo
- Publication number
- JPS63123185A JPS63123185A JP21234687A JP21234687A JPS63123185A JP S63123185 A JPS63123185 A JP S63123185A JP 21234687 A JP21234687 A JP 21234687A JP 21234687 A JP21234687 A JP 21234687A JP S63123185 A JPS63123185 A JP S63123185A
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- JP
- Japan
- Prior art keywords
- signal
- control
- card
- inverse
- write
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000010586 diagram Methods 0.000 description 4
- 230000007257 malfunction Effects 0.000 description 4
- 241001494479 Pecora Species 0.000 description 1
- 230000006378 damage Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 230000000087 stabilizing effect Effects 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（発明の技術分野）
この発明は、電気的にデータの書込み、消去が可能な不
揮発性メそす素子を内蔵したＩＣカードに関する。
揮発性メそす素子を内蔵したＩＣカードに関する。
（技術的背景と解決すべき問題点）
現在、一般に広く使用されている電気的にデータの書込
み、消去が可能な不揮発性メモリ素子である ＥＥＰＲ
ＯＭ （Ｅｌｅｃｔｒｉｃａｌｌｙ Ｅｒａｓａｂｌｅ
ａｎｄＰｒｏｇｒａｍｍａｂｌｅ ＲＯＭ）では、デ
ータの読出しや書込みの際、外部のインタフェース等か
ら送られて来るチップ選択信号、読出信号及び書込信号
の３つのコントロール信号の論理値の組合せで、メモリ
素子の動作を選択するように設計されている。上記３つ
のコントロール信号の人力部には、通常マイクロコンピ
ュータ等のコントローラが接続されており、メモリ素子
に電力が供給されると同時に有効となるようになってい
る。したがって、コントローラから出力される信号は常
に安定した状態でなければならず、不安定状態の場合に
はメモリ素子の誤動作を引き起こす可能性がある。
み、消去が可能な不揮発性メモリ素子である ＥＥＰＲ
ＯＭ （Ｅｌｅｃｔｒｉｃａｌｌｙ Ｅｒａｓａｂｌｅ
ａｎｄＰｒｏｇｒａｍｍａｂｌｅ ＲＯＭ）では、デ
ータの読出しや書込みの際、外部のインタフェース等か
ら送られて来るチップ選択信号、読出信号及び書込信号
の３つのコントロール信号の論理値の組合せで、メモリ
素子の動作を選択するように設計されている。上記３つ
のコントロール信号の人力部には、通常マイクロコンピ
ュータ等のコントローラが接続されており、メモリ素子
に電力が供給されると同時に有効となるようになってい
る。したがって、コントローラから出力される信号は常
に安定した状態でなければならず、不安定状態の場合に
はメモリ素子の誤動作を引き起こす可能性がある。
しかしながら、マイクロコンピュータをメモリ素子のコ
ントローラとして使用している場合、マイクロコンピュ
ータをリセットしている間、マイクロコンピュータから
の出力信号が不定状態（ハイインピーダンス状態）とな
る場合が多い。また、メモリ素子が内部に書込用高電圧
を発生させるための昇圧回路を有する場合は、メモリ素
子が誤りてデータの書込みや消去の動作を行なってしま
い、格納されていたデータ内容が破壊されてしまうこと
が生じていた。
ントローラとして使用している場合、マイクロコンピュ
ータをリセットしている間、マイクロコンピュータから
の出力信号が不定状態（ハイインピーダンス状態）とな
る場合が多い。また、メモリ素子が内部に書込用高電圧
を発生させるための昇圧回路を有する場合は、メモリ素
子が誤りてデータの書込みや消去の動作を行なってしま
い、格納されていたデータ内容が破壊されてしまうこと
が生じていた。
第３図は従来のＥＥＦＲＯＭ １０のブロック構成を示
しており、コントロールロジック１２．アドレスバス八
Ｂを人力するアドレスバッファラッチデコーダ１３、メ
モリセル１４及びデータバスＤＢを入力するＩ１０バッ
ファラッチ１５で成っている。そして、コントロールロ
ジック１２には読出信号ＯＥ （ＯｕｔｐｕｔＥｎａｂ
ｌｅ） 、書込信号ＷＥ（Ｗｒｉｔｅ Ｅｎａｂｌｅ）
及びチップ選択信号π（Ｃｈｉｐ Ｅｎａｂｌｅ）が外
部より入力されており、これらコントロール信号の論理
値の組合せに応じてＥＥＦＲＯＭ １０の動作を制御す
るようになっている。これらコントロール信号ＯＥ、
ＷＥ、 ＧＥは通常負論理で設計されており、” Ｌ
” （Ｌｏｗ）レベルの信号で有効となる。たとえば
ＥＥＰＲＯＭ １０からデータの読出を行なう場合、Ｃ
Ｅ−“’Ｌ” 、 ＯＥ −Ｌ°”、π−”Ｈ” （［
ｇｈ）で読出動作モードとなる。また、ＥＥＰＲＯＭ
１０にデー＝ｊの書込を行なう場合、π−“Ｌ“、 Ｏ
Ｅ −”Ｈ” 、π−“し”に設定することにより書込
動作モードとなる。このように、 、ＥＥＦＲＯＭ １
０の動作は、３つのコントロール信号ＯＥ、 （：Ｅ、
ＷＥの Ｌ”、”“Ｈ”のロジック状態の組合せによ
って動作モードが選択されるように設計されている。し
たがって、３つのコントロール信号−ＯＥ、 ＣＥ、
ＷＥの入力が不安定なレベルである場合、誤った動作モ
ードが選択されてしまう可能性は十分にある。
しており、コントロールロジック１２．アドレスバス八
Ｂを人力するアドレスバッファラッチデコーダ１３、メ
モリセル１４及びデータバスＤＢを入力するＩ１０バッ
ファラッチ１５で成っている。そして、コントロールロ
ジック１２には読出信号ＯＥ （ＯｕｔｐｕｔＥｎａｂ
ｌｅ） 、書込信号ＷＥ（Ｗｒｉｔｅ Ｅｎａｂｌｅ）
及びチップ選択信号π（Ｃｈｉｐ Ｅｎａｂｌｅ）が外
部より入力されており、これらコントロール信号の論理
値の組合せに応じてＥＥＦＲＯＭ １０の動作を制御す
るようになっている。これらコントロール信号ＯＥ、
ＷＥ、 ＧＥは通常負論理で設計されており、” Ｌ
” （Ｌｏｗ）レベルの信号で有効となる。たとえば
ＥＥＰＲＯＭ １０からデータの読出を行なう場合、Ｃ
Ｅ−“’Ｌ” 、 ＯＥ −Ｌ°”、π−”Ｈ” （［
ｇｈ）で読出動作モードとなる。また、ＥＥＰＲＯＭ
１０にデー＝ｊの書込を行なう場合、π−“Ｌ“、 Ｏ
Ｅ −”Ｈ” 、π−“し”に設定することにより書込
動作モードとなる。このように、 、ＥＥＦＲＯＭ １
０の動作は、３つのコントロール信号ＯＥ、 （：Ｅ、
ＷＥの Ｌ”、”“Ｈ”のロジック状態の組合せによ
って動作モードが選択されるように設計されている。し
たがって、３つのコントロール信号−ＯＥ、 ＣＥ、
ＷＥの入力が不安定なレベルである場合、誤った動作モ
ードが選択されてしまう可能性は十分にある。
ＥＥＰＲＯＭ １０内に書込用高電圧を発生させるため
の書込電圧昇圧回路１１を設ければ、上述したようなデ
ータ破壊の恐れが生じるのである。
の書込電圧昇圧回路１１を設ければ、上述したようなデ
ータ破壊の恐れが生じるのである。
第４図はコントロール信号π、π、πを、マイクロコン
ピュータ３０によって生成する例を示している。この場
合、第５図に示すようにバイアス電源Ｖｃｃの印加後、
リセット信号ＲＥＳＥＴが与えられている時間Ｔは、少
なくても８ミリ秒程度あり、この時間Ｔの間はマイクロ
コンピュータ３０の動作状態が不安定である。このため
、時間Ｔの間はコントロール信号■、■、ての生成を制
御できない。
ピュータ３０によって生成する例を示している。この場
合、第５図に示すようにバイアス電源Ｖｃｃの印加後、
リセット信号ＲＥＳＥＴが与えられている時間Ｔは、少
なくても８ミリ秒程度あり、この時間Ｔの間はマイクロ
コンピュータ３０の動作状態が不安定である。このため
、時間Ｔの間はコントロール信号■、■、ての生成を制
御できない。
第６図は ＥＥＰＲＯＭ １０をＩ’Ｃカード２０に組
込むと共に、コントロール信号ＯＥ、 ＷＥ、 ＣＥを
マイコンピユータ３０によりて生成する例を示している
。そして、上述したような不都合を解消するために、コ
ントロール信号線に抵抗チップ等のプルアップ抵抗３１
を接続して、コントロール信号レベルの安定化を実現し
ている。
込むと共に、コントロール信号ＯＥ、 ＷＥ、 ＣＥを
マイコンピユータ３０によりて生成する例を示している
。そして、上述したような不都合を解消するために、コ
ントロール信号線に抵抗チップ等のプルアップ抵抗３１
を接続して、コントロール信号レベルの安定化を実現し
ている。
しかしながら、上述の如きプルアップ抵抗３１を接続し
た場合、プリント基板回路が複雑で大きくなり、ＩＣカ
ードのように回路基板の面積を大きくで斡ず、実装後の
厚みに制限のあるような用途には利用できない。
た場合、プリント基板回路が複雑で大きくなり、ＩＣカ
ードのように回路基板の面積を大きくで斡ず、実装後の
厚みに制限のあるような用途には利用できない。
なお、第６図ではチップ選択信号πの信号線にのみプル
アップ抵抗３１を接続した例を示しているが、他の信号
線にも同様に接続することが可能である。
アップ抵抗３１を接続した例を示しているが、他の信号
線にも同様に接続することが可能である。
（発明の目的）
この発明は上述のような事情よりなされたものであり、
この発明の目的は、ＩＣカードの回路基板上に付加回路
を設けることが困難な用途に用いてもメモリ素子の誤動
作を防止することができ、通常付加回路を設けて信号レ
ベルの安定化を図っていた用途においても、部品点数を
減少させることが可能なメモリ素子を内蔵したＩＣカー
ドを提供することにある。
この発明の目的は、ＩＣカードの回路基板上に付加回路
を設けることが困難な用途に用いてもメモリ素子の誤動
作を防止することができ、通常付加回路を設けて信号レ
ベルの安定化を図っていた用途においても、部品点数を
減少させることが可能なメモリ素子を内蔵したＩＣカー
ドを提供することにある。
（問題点を解決するための手段）
この発明は、電気的にデータの書込み、消去が可能な不
揮発性メモリ素子を内蔵したＩＣカードに関するもので
、この発明の上記目的は、チップ選択信号、読出信号、
書込信号等のデータ読出／書込動作を制御する外部から
の入力信号を、有効又は無効とするための制御信号の入
力端子及び制御回路をＩＣカード内に設けることによっ
て達成される。
揮発性メモリ素子を内蔵したＩＣカードに関するもので
、この発明の上記目的は、チップ選択信号、読出信号、
書込信号等のデータ読出／書込動作を制御する外部から
の入力信号を、有効又は無効とするための制御信号の入
力端子及び制御回路をＩＣカード内に設けることによっ
て達成される。
（発明の作用）
この発明では、ＩＣカードのデータ読出／書込動作を制
御する外部からの入力信号に対して、有効又は無効を指
示するための信号の入力端子及び制御回路をＩＣカード
に設けているので、ＩＣカードの信号レベルの一層の安
定化を実現できる。
御する外部からの入力信号に対して、有効又は無効を指
示するための信号の入力端子及び制御回路をＩＣカード
に設けているので、ＩＣカードの信号レベルの一層の安
定化を実現できる。
（発明の実施例）
第１図はこの発明のＥＥＰＲＯＭ ４０の構成例を示し
ており、第３図で示した従来のＥＥＦＲＯＭ １０の構
成要素の他に、制御信号ＣＴＬの入力端子４７とロジッ
ク回路で成る制御回路４１とが新しくＩＣカードに設け
られている。すなわち、制御回路４１はインバータ４１
１及びアンドゲート４１２〜４１４で構成されており、
制御信号ＧＴＬはインバータ４１１を経てアンドゲート
４１２〜４１４に人力されている。また、コントロール
信号の読出信号πはアンドゲート４１２に、書込信号π
はアンドゲート４１３に、チップ選択信号■はアンドゲ
ート４１４にそれぞれ人力されている。したがって、Ｉ
ＩＪａｌ信号ＣＴＬの“’Ｌ”。
ており、第３図で示した従来のＥＥＦＲＯＭ １０の構
成要素の他に、制御信号ＣＴＬの入力端子４７とロジッ
ク回路で成る制御回路４１とが新しくＩＣカードに設け
られている。すなわち、制御回路４１はインバータ４１
１及びアンドゲート４１２〜４１４で構成されており、
制御信号ＧＴＬはインバータ４１１を経てアンドゲート
４１２〜４１４に人力されている。また、コントロール
信号の読出信号πはアンドゲート４１２に、書込信号π
はアンドゲート４１３に、チップ選択信号■はアンドゲ
ート４１４にそれぞれ人力されている。したがって、Ｉ
ＩＪａｌ信号ＣＴＬの“’Ｌ”。
“Ｈ”によってコントロール信号（ＯＥ、 ＷＥ、■）
の有効、無効を選択することができる。第１図の例では
、制御信号百が“°Ｌ°゛のとぎ、コントロール信号■
、π、πがどのような状態でも、制御回路４１の出力、
つまりコントロールロジック４３に人力される信号の全
てが“Ｈ”となり、メモリは非選択となって何の動作も
実行しない状態に固定される。これにより、読出信号■
、書込信号π及びチップ選択信号πの人力は全て無効化
される。一方、制御信号■が°゛Ｈ°°になるとインバ
ータ４１１を介してアンドゲート４１２〜４１４が開成
されるので読出信号■、書込信号π及びチップ選択信号
■は°°Ｌ”になると、従来と同様にコントロールロジ
ック４３に入力されるので、メモリの動作モードを選択
することが可能となる。つまり、コントロール信号ＯＥ
、 ＷＥ、…を有効化する。
の有効、無効を選択することができる。第１図の例では
、制御信号百が“°Ｌ°゛のとぎ、コントロール信号■
、π、πがどのような状態でも、制御回路４１の出力、
つまりコントロールロジック４３に人力される信号の全
てが“Ｈ”となり、メモリは非選択となって何の動作も
実行しない状態に固定される。これにより、読出信号■
、書込信号π及びチップ選択信号πの人力は全て無効化
される。一方、制御信号■が°゛Ｈ°°になるとインバ
ータ４１１を介してアンドゲート４１２〜４１４が開成
されるので読出信号■、書込信号π及びチップ選択信号
■は°°Ｌ”になると、従来と同様にコントロールロジ
ック４３に入力されるので、メモリの動作モードを選択
することが可能となる。つまり、コントロール信号ＯＥ
、 ＷＥ、…を有効化する。
第１図の例では、３つのコントロール信号π〜ＧＥの全
てを制御回路４１に入力するようにしているが、基本的
にはメモリが誤動作しないような動作モードを選択させ
れば良いので、たとえばチップ選択信号−■）みを制御
回路４１に入力するようにしても良い。この場合、余分
な回路を新たに設ける必要がなくなるので、設計上有効
である。
てを制御回路４１に入力するようにしているが、基本的
にはメモリが誤動作しないような動作モードを選択させ
れば良いので、たとえばチップ選択信号−■）みを制御
回路４１に入力するようにしても良い。この場合、余分
な回路を新たに設ける必要がなくなるので、設計上有効
である。
また、この発明に用いるメモリ素子（ＥＥＰＲＯＭ４０
）は、従来の使用方法、すなわちコントロール信号ＯＥ
、 ＷＥ、■の各信号線にプルアップ抵抗等を設けて、
信号レベルの安定化を図っている場合、制御信号でτの
入力端子４７を、動作の設計を考慮してＶｃｃに接続す
ることで従来と同様に使用することができる。第１図の
例では、入力端子４７とＶｃｃ端子とを接続すれば良い
。
）は、従来の使用方法、すなわちコントロール信号ＯＥ
、 ＷＥ、■の各信号線にプルアップ抵抗等を設けて、
信号レベルの安定化を図っている場合、制御信号でτの
入力端子４７を、動作の設計を考慮してＶｃｃに接続す
ることで従来と同様に使用することができる。第１図の
例では、入力端子４７とＶｃｃ端子とを接続すれば良い
。
ここで上記のメモリ素子（ＥＥＦＲＯＭ ４０）をＩＣ
カードに用いる場合、第２図に示すように制御信号τ而
の入力端子をマイクロコンピュータ等のコントローラ５
０のリセット信号ＲＥＳＥＴ と接続する。これにより
、コントローラ５０の動作を同じタイミングでＥＥＰＲ
ＯＭ ４０に対するコントロール信号π。
カードに用いる場合、第２図に示すように制御信号τ而
の入力端子をマイクロコンピュータ等のコントローラ５
０のリセット信号ＲＥＳＥＴ と接続する。これにより
、コントローラ５０の動作を同じタイミングでＥＥＰＲ
ＯＭ ４０に対するコントロール信号π。
π、■を有効又は無効とすることができ、このためにＥ
ＥＰＲＯＭ ４０の誤動作を防止することができる。
ＥＰＲＯＭ ４０の誤動作を防止することができる。
（発明の効果）
以上のようにこの発明の［カードによれば、コントロー
ル信号の有効、無効を簡易の回路で制御できるので、Ｉ
Ｃカートの信号レベルの安定化を図ることができる。
ル信号の有効、無効を簡易の回路で制御できるので、Ｉ
Ｃカートの信号レベルの安定化を図ることができる。
第１図はこの発明の一実施例を示すブロック構成図、第
２図はその応用例を示す回路構成図、第３図は従来のメ
モリ素子の一例を示すブロック構成図、第４図及び第６
図はそれぞれ応用例を示す回路構成図、第５図は第４図
の動作例を示すタイミングチャートである。 １０．４０・・・ＥＥＰＲＯ戦１１．４２・・・書込電
圧昇圧回路、１２．４３・・・コントロールロジック、
１３．４４・・・アドレスバッファラッチデコーダ、
１４．４６・・・メモリセル、１５．４５・・・Ｉ１０
バッファラッチ、３ｏ・・・マイクロコンピュータ、４
１・・・制御回路、５ｏ・・・コントローラ。 ＤＢ（テ゛−タハス） ＤＢ （デー７バス） Ｏ 羊３ 図 第４回
２図はその応用例を示す回路構成図、第３図は従来のメ
モリ素子の一例を示すブロック構成図、第４図及び第６
図はそれぞれ応用例を示す回路構成図、第５図は第４図
の動作例を示すタイミングチャートである。 １０．４０・・・ＥＥＰＲＯ戦１１．４２・・・書込電
圧昇圧回路、１２．４３・・・コントロールロジック、
１３．４４・・・アドレスバッファラッチデコーダ、
１４．４６・・・メモリセル、１５．４５・・・Ｉ１０
バッファラッチ、３ｏ・・・マイクロコンピュータ、４
１・・・制御回路、５ｏ・・・コントローラ。 ＤＢ（テ゛−タハス） ＤＢ （デー７バス） Ｏ 羊３ 図 第４回
Claims (2)
- （１）電気的にデータの書込み，消去が可能な不揮発性
メモリ素子を内蔵したＩＣカードにおいて、内蔵メモリ
素子のデータ読出／書込動作を制御するチップ選択信号
，読出信号，書込信号等のメモリ素子外部からの入力信
号を、有効又は無効とするための制御信号の入力端子及
び制御回路を具備するメモリ素子を内蔵したことを特徴
とするＩＣカード。 - （２）前記制御信号によって有効又は無効とされるメモ
リ動作制御用の入力信号が、前記チップ選択信号のみで
ある特許請求の範囲第１項に記載のＩＣカード。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21234687A JPS63123185A (ja) | 1987-08-26 | 1987-08-26 | Ｉｃカ−ド |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21234687A JPS63123185A (ja) | 1987-08-26 | 1987-08-26 | Ｉｃカ−ド |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61269134A Division JPS63122098A (ja) | 1986-11-12 | 1986-11-12 | メモリ素子 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63123185A true JPS63123185A (ja) | 1988-05-26 |
Family
ID=16621016
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21234687A Pending JPS63123185A (ja) | 1987-08-26 | 1987-08-26 | Ｉｃカ−ド |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63123185A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01302486A (ja) * | 1988-05-30 | 1989-12-06 | Toppan Printing Co Ltd | 情報カード |
| JPH0314151A (ja) * | 1989-06-13 | 1991-01-22 | Hitachi Maxell Ltd | メモリカードを用いる情報処理システムのリセット方式 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6059597A (ja) * | 1983-09-13 | 1985-04-05 | Koito Mfg Co Ltd | Ｅｅｐｒｏｍへの誤デ−タ書込み防止回路 |
-
1987
- 1987-08-26 JP JP21234687A patent/JPS63123185A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6059597A (ja) * | 1983-09-13 | 1985-04-05 | Koito Mfg Co Ltd | Ｅｅｐｒｏｍへの誤デ−タ書込み防止回路 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01302486A (ja) * | 1988-05-30 | 1989-12-06 | Toppan Printing Co Ltd | 情報カード |
| JPH0314151A (ja) * | 1989-06-13 | 1991-01-22 | Hitachi Maxell Ltd | メモリカードを用いる情報処理システムのリセット方式 |
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