JPS5966256A - 時分割スイツチの障害検出回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明は時分割多重された同一ハイウェイ上、もしくは
異なるハイウェイ上のタイムスロットを任意に入れ換え
る時分割スイッチの構成に係り、特に伝送路の障害、伝
送路でのビット誤シ、時分割スイッチ自身の障害を検出
する障害検出回路に係る。

〔従来技術〕

時分割スイッチは交換機のスイッチング部を構成する基
本要素である。最近、これをＬＳＩ化して交換機ハード
ウェアの小形化、経済化をはかる傾向がある。この例と
しては、例えば、”Ａ２５６Ｃｈａｎｅｌ　］）ｉｇｉ
ｔａｌ　５Ｗｉｔｃｈ　Ｍｏｄｕｌｅ　ＩＣ’　。

ｌ５８ＣＣ１８２ＴＨＰＭ　１６．３．　”Ａ　ＬＳＩ
　ＴｉｍｅＳｗｉｔｃｈ　ｆｏｒ　Ｄｉｇｉｔａｌ　Ｔ
ｅ１ｅｐｈｏｎｅ　Ｓｗｉｔｃｈｉｎｇ”同ＴＨＰＭ１
６．７などを挙げることができる。これらはいずれも、
時分割スイッチのみをＬＳＩ化したものであり、伝送路
の切断等の障害、伝送路の雑音等による間欠的なビット
誤り、時分割スイッチ内部の障害等の検出については考
慮していない。

しかし、最近の交換機は保守、運用の容易性が大きな問
題となっており、障害が発生した場合には基板、あるい
はＬ　Ｓ　Ｉレベルで障害発生部分を検出し、必要な障
害対策を取ることが要求されでいる。したがって、：、
　！、害検出機能を持つ時分割ス・イ。

ツチが交換機の保守、運用を容易にするために必□１ 要でろる。、：１：Ｊ□ 〔発明の目的〕 本発明の目的は伝送路易切断等の障害、伝送路上の雑音
等によるビット誤ム蒔分割スイッチ自身の障害を検出し
、障害の発生を外部の制御回路慨知らせそことができ、
る、時分割スイッチの障害検出回路を提供、すると、と
にある。

〔発明の概要〕

本発明は通常、同期用に用いられている１フレーム内の
特定の１チヤネルもしくは１ビツトを利用して、障害の
検相を行・う。時分割スイッチは、チャネルの入れ換え
を行うために１フレ一ム分の記憶手段（スピーチバスメ
モす）′を持っているがこのスピーチバスメモすの出力
において、上記同期信号をあらかじめ定められた同期パ
ターンと比較し、一致しない場合に障害め発生とする。

伝送路の切断、雑音によるビット誤ｄが同期チャネルも
しくは同期ビットに発生した場合、また時分割そイツ、
、チの、入力から、スピーチバスメモリの出力部までに
障害が発生した場合には、同期・くターン・−：が・鉦
しる。からｌ□ｆ記構成によシ、障害を検出することが
できる。時分割スイッチはこれに接続されているプロセ
ッサ等により制御されるが、障害の発生は割込みによっ
てプロセッサに知らせることによシ、１．プロ方ツサは
必要な対策を、取ること力、；できる。

〔発明の実施例〕

以下、本発明を実施例によりｐ細に説明する。　。

第１図は８本のΔカ、出カッ・イウエイを持ち、任意の
入力・）イウエイの任意のチャネルを任意の出力ハイウ
エ□イの任意のタイムスロットに出力することができる
本発明による時分割スイッチの一実施例の構成を示した
ものである。図において、１０１は８本の入カッ・イタ
エイ上のシリアルディ　□ジタル情報を□臘次、□直並
夕ｉ変換して出力するマルチブ□し〉￥Ｊ　１０２はス
ピーチ・（スメモリ、１０３はスピーチバスメモリ出力
を並直癲鍵換して、順次出力ハイウェイに出力するデマ
ルチプレクサ、１１０４はスピーチバスメモリのアドレ
ス入力を切ｂｉするコントロールメモリ、１０５は一致
検出。

回路、１０６は同期信号発生器、１０７はコントフール
メモリ、１０８は障害検出回路１．１０９．は内部基準
信号を発生するカラン、りでろる。、　。

まず、時分割スイツ升としての動作を簡・単に説明する
。８本の入力ハイウェイ上のディジタル・情報は順次、
マルチプレクサ１０１によって直並列変換されてスピー
チバスメモ□す１０２に書き込まれる。スピーチバスメ
モリド０２は１フレ一ム分のディジタル情報を記憶する
容量を持っている。

例えば、各／・イ□ウェイのビットレートが８．１．９
２ＭＩ（Ｚであり、１チヤネルは・８ビツトで構成され
るとすると、各〕・イタエイα１フレームは１２８・チ
ャネルで構成されるから、ス、ビーチノ（スメモリ１０
２の容量は１０２４バイトとなる。スピーチノくスメモ
リ１０２の書き込みアト、レスはカウンタ１０９の出力
が用いられる。カウンタは１０ピツトで構成され、その
出力は０から１０２３まで変化し、スピーチバスメモリ
１０２の容量に対応している。

カウンタ１０９の値と入力されてくる／Ｓイウエイのフ
レームの位置関係が合っていれば（通常、この目的のた
めにソＶ、−ム同期回路が用いられるが゛、本発明、と
け直接関係、ないのでここでは省略する）スピーチバス
メモリ１０２の内容は第２図のようになっている。スピ
ーチバスメモリ１０２の読み出しアドレスはコントロー
ルメモリ１０７の出□力が用・いられる。、′コントロ
ールメモリの読み出しアドレスはカウンタ１０９の出力
が用いられるから、コントロールメモリ１０７の内容に
よってチャネルの入れ換えを指定することができる。例
えば、コン、トロールメモリド０７の第０番地に０を書
き込、んで置けば、入カッ・イウエイ（Ｉ　Ｎ　Ｏ’）
の第０チヤネルは、出力ハイウェイ＜０ＵＴＯ）の第０
チヤネルに出力される。同様に１を書き込んで入力ハイ
ウェイ（ＩＮＩ）の第０チヤネルが出力ハイウェイ（Ｏ
ＵＴＯ’）の第０チヤネルに出力される。

以下、障害検出回路の動作を説明する。

通常、ＰＣＭ信号はビットシリアルに伝送され、しかも
複数個のチャネルが同一伝送路上に時間的に配列されて
いるから、時分割スイッチにおいて、チャネルの入れ換
えを行うためには、各フレームの開始位置を認識する必
要がある。（前述したフレーム同期）フレ−ム同期を取
るためにフレーノ・内の１チヤネル、もしくは１ビツト
を同期用に用いることが多い。本発明ではこの同期用信
号をチェックすることによって障害の検出を行う。第１
図の実施例において、各ノ・イウエイの第Ｏチャネルに
同期用パターン（例えば”０１，０１０１０１　”　）
が挿入されているものとする。この同期信号はスピーチ
パスメモリ１０２を通って一致検出器１０５に出力され
る。ここで、コントロールメモリの第ｉ（０≦１≦７）
番地にその内容として、１を書き込んで置けば、スピー
チパスメモリ１０２の出力とカウンタ１０９の値との関
係は第３図のようになる。したがって、障害検出回路１
０８はカウンタ１０９の値を監視することにより、各人
カッ・イウェイの同期信号がスピーチパスメモリ１０２
から出力される時間位置を認識することができ、更に、
この同期信号を同期信号発生器１０６で発生させた、正
１７い同期パターンと一致検出器】−０５で検出するこ
とにｊ：Ｉ）、障害を検出することができ゛る。

この同期パターンの監視によりて検出可能な障害は２種
類に分類することができる。１つはＰＣＭ伝送路での障
害であり、他は時分割スイッチ内部での誤りである。伝
送路の障害は伝送路の切断等の恒久的障害と雑音などを
原因とする瞬時的なビット誤り（障害と定義しない場合
もある）とがあるが、いずれの場合も同期信号の乱れと
なるから同期信号の監視によって検出することができる
。

時分割スイッチ内部の障害も同期信号の乱れとなるから
検出可能である。また、時分割スイッチ内部の障害はす
べてのハイウェイの同期信号の乱れを引き起こすことが
多いから、これによって、伝送路の障害と区別すること
が可能である。

第４図は第１図の一致検出回路１０５、同期信号発生器
１０６、障害検出回路１０８の一実施例を示したもので
ある。スピーチノ゛ニスメモリカ１らの８本の出力４０
１は８イ固のイクスクルシフ゛ＮＯＲゲート４０２〜４
０９に入力される。イクスクルシブＮＯＲゲートの他の
入力は接地ＧＲＤ、もしくはＶＣＣ電源に接続されてお
υ、これが正しい同門パターンを示している。（この場
合は”　ｏｌｏｔｏｔｏｌ”　）したがって、ＯＲゲー
ト４１０の出力は正しい同期ノくターンの場合は′０″
となり、誤っている場合はパ１”となる。一方、カウン
タ４２８の出力、上位７ビツトはＡＮＤゲート４２３に
反転されて人力されるから、ＡＮＤゲート４２３の出力
はカウンタの値が０〜７の場合（スピーチ・くスメモリ
から同期信号ｄ”１．Ｈ力さｇる時間に対応する）のみ
Ｌｔ　ＩＩ＋となる。４３０は１ハイウ工イ分の障害検
出回路を示す。カウンタ４２８の出力、下位３ビツトに
よって、スピーチバスメモリ出力４０１の同期信号がど
のノ・イウエイのものかを知ることができる。４３０は
第０ノ・イウエイ（ＩＮＯ）用であり、カウンタ出ノＥ
ｌｆｉＯの時にＡＮＤゲート４１６の出力が°゛１″に
なる。

この時、同期信号が同期・くターンに一致していないと
、几Ｓフリップフロップ４１２がセットされ、またカウ
ンタ４１９がカウントアツプされる。カウンタ４１９は
３ビツトのカウンタであって、同期信号が正しい同期・
くターンに一致している場合にはリセットされるから、
連続して７回の誤−まった同期信号を受信すると、Ａ、
　Ｎ　Ｄゲート４２０の出力が１″になる。ＯＲゲー）
４１４，４２３は各ハイウェイに対応する８個の障害検
出回路の出力のＯＲを取るものであり、少なくとも１つ
の障害検出回路の出力が１″になると　ｔｔ　Ｉ　Ｉ＋
を出力する。ＯＲゲート４１４，４２３の出力は第１図
の割込みＡ２割込みＢに相当し、この２つの割込みによ
って、連続的な同期信号の誤りを区別して外部に知らせ
ることができる。ＡＮＤゲート４２０からＡＮＤゲート
４１６へのフィートノくツクは割込み状態を保持するだ
めのものである。割込みはリセット信号４１５によって
リセットすることができる。

〔発明の効果〕

以上説明したように、本発明によれば、フレーム同期用
の同期信号を岬害検中に用いることによシ、伝送別、も
しくは時分割スイ、ソチ内部での障害を検出し、これを
接続されているプロセラ茗に知らせることができる障害
検出回路を実現できる。

【図面の簡単な説明】

第１図は本発明の一実施例の構成を示す図、第２図はス
ピーチバスメモリの内容を説明するり、第３図はスピー
チバスメモリの出力を示す図１．第４図は第１図の実施
例９要部ブロックの一体的構成を示す回路図である。

Claims (1)

【特許請求の範囲】
1. ■、それぞれ１フレームに複数個のチャネルを持ち、特
   定のチャネル、もしくは特定のビットを同期用に用いる
   、時分割多重された単一、もしくは複数個の入力、及び
   出力ハイウェイと任意の入力ハイウェイの任意のチャネ
   ルを任意の出力ハイウェイの任意のチャネルに出力する
   ため、１フレ一ム分のディジタル情報を記憶する記憶手
   段とを有する時分割スイッチにおいて、上記記憶手段の
   出力側に前記同期用のチャネルもしくはビットを監視す
   る手段を有し、これがあらかじめ定められた同期用パタ
   ーンと異なることをもって障害を検出することを特徴と
   する障害検出回路。