JPH032681A - 集積回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 技術分野 本発明は集積回路に関し、特に読出し専用記憶（ＲＯＭ
）を有する集積回路の故障検出方法に関する。

従来技術 従来、ＲＯＭを有するＬＳＩにおいては、ＲＯＭ部の機
能確認のため、全アドレスのデータを順次読出してこれ
を一定のアルゴリズムによって圧縮し、その結果である
圧縮データを正解値（期待値）と比較するという方法が
とられていた。この方法の例としては本願出願人による
特願昭６２２７４０６９号の特許出願の明細書に記載さ
れているものがある。

その方法によると、ＲＯＭを有するＬＳＩ内にそのＲＯ
Ｍのアドレスの初期値から最終値までを順に指定するア
ドレス制御手段と、ＲＯＭから読出されたデータを排他
論理和演算等のアルゴリズムにより、順次圧縮するデー
タ圧縮手段と、データ圧縮手段によって圧縮されたデー
タの最終値と期待値とを比較する比較手段とを設けてお
き、比較手段の比較結果が不一致を示したときにＲＯＭ
内のデータが異常であると判定している。

しかしながら、上述した従来の故障検出方法を行うため
にはＬＳＩ内にアドレス制御手段としてのアドレスシー
ケンサ、圧縮演算器、圧縮データ保持用レジスタ及び比
較器等を設けておく必要がある。そのため、ハードウェ
ア量が増大し、ＬＳＩの集積化の上で好ましくないとい
う欠点があった。

発明の目的 本発明の目的は、より少ないハードウェア量で内部のＲ
ＯＭの故障検出を行うことができる集積回路を提供する
ことである。

発明の構成 本発明による集積回路は、読出しアドレスを与えること
によりデータが読出される記憶手段を有する集積回路で
あって、外部指令に応答して前記読出しアドレスの初期
値から最大値まで順次歩進して前記記憶手段をアクセス
するアクセス制御手段と、前記アクセス制御手段のアク
セスによって読出された前記記憶手段からのデータの不
正を順次検出する不正検出手段とを有することを特徴と
する。

実施例 以下、図面を用いて本発明の詳細な説明する。

第１図は本発明による集積回路の一実施例の内部構成を
示すブロック図である。図において、本発明の一実施例
による集積回路であるＬＳＩＩはＲＯＭ２、アドレスレ
ジスタ３、セレクタ４、＋１加算器５、パリティチエツ
ク回路６、入力端子１０及び２０、出力端子３０及び信
号線１０１〜１０８を含んで構成されている。

かかる構成において、ＲＯＭ機能試験時には、入力端子
１０より指示信号を印加するとともに、入力端子２０よ
りクロック信号を印加する。すると、ＲＯＭ機能試験の
指示信号は信号線１０１を介してセレクタ４へ送られる
。これにより、セレクタ４は信号線１０４を選択して信
号線１０３へそのデータを送出する。なお、信号線１０
８はＲＯＭ機能試験以外のとき、すなわち通常動作時等
に図示せぬ他の部分からセレクタ３に入力されるデータ
を送るものである。

レジスタ３は入力端子２０よりクロック信号が印加され
るごと、すなわちクロック信号の立上り又は立上りごと
に信号線１０３上のデータを取込む。

＋１加算器５は信号線１０５を介してレジスタ３のデー
タを受けその値に＋１を加えたものを信号線１０４に送
出する。ただし、レジスタ３の値がレジスタで表現しつ
る最大の値を示しているときには、“０”を送出する。

ここで、ＲＯＭのアドレスは０からはじまってレジスタ
３が表現しうる最大の値以下の値までの範囲をとるもの
とする。従って、ＲＯＭ機能試験指示信号が印加されて
いるときにクロック信号が一定個数以上印加されさえす
れば、信号線１０５上には順にＲＯＭ２の全てのアドレ
スパターンが送出されることになる。

また、ＲＯＭ２内の各ワードのデータはパリティデータ
を含んでおり、信号線１０６上に送出されるデータに奇
数ビット個の誤りがあると、パリティチエツク回路６は
これを検出して信号線１０７を介して出力端子３０に論
理値“１”を送出する。

従って、入力端子１０にＲＯＭ機能試験の指示信号を印
加したままでＲＯＭ２の全てのアドレスのデータが出力
されるだけのクロック信号を入力端子に印加している間
、出力端子３０を観１１　Ｌつづければよい。そして、
出力端子３０の値か常に論理値“０”でなければＲＯＭ
２に故障があることになる。

つまり、本発明によれば、集積回路内に少量のハードウ
ェア量を追加し、出力端子の論理値を観測するだけで、
内部のＲＯＭの機能試験を行うことができるのである。

なお、本実施例では故障を検出する手段としてパリティ
チエツクによるものを用いているがそれに限定されるこ
となく、周知のＥ　ＣＣ（Ｅｒｒｏｒ　Ｃ。

ｒｒｅｃｔｌｎｇ　Ｃｏｄｅ）を用いたものによっても
同様の効果が得られることは明白である。

発明の詳細 な説明したように本発明は、より少量のハードウェアの
追加のみで集積回路内のＲＯＭの機能試験を実現できる
という効果かある。また、アクセス制御手段及び不正検
出手段をＬＳＩに内蔵することにより、ＬＳＩの端子を
わずか３ピン使用するだけでＲＯＭの機能試験が可能に
なるため、ＬＳＩの端子を本来の機能実現のために有効
に使用できるという効果もある。

【図面の簡単な説明】

第１図は本発明の実施例による集積回路の内部構成を示
すブロック図である。 主要部分の符号の説明 ２・・・・・・ＲＯＭ ３・・・・・・レジスタ ４・・・・・・セレクタ ５・・・・・・＋１加算器 ６・・・・・・パリティチエツク回路

Claims (1)

【特許請求の範囲】
1. （１）読出しアドレスを与えることによりデータが読出
   される記憶手段を有する集積回路であって、外部指令に
   応答して前記読出しアドレスの初期値から最大値まで順
   次歩進して前記記憶手段をアクセスするアクセス制御手
   段と、前記アクセス制御手段のアクセスによって読出さ
   れた前記記憶手段からのデータの不正を順次検出する不
   正検出手段とを有することを特徴とする集積回路。