JPS6367707B2 - - Google Patents
Info
- Publication number
- JPS6367707B2 JPS6367707B2 JP57041999A JP4199982A JPS6367707B2 JP S6367707 B2 JPS6367707 B2 JP S6367707B2 JP 57041999 A JP57041999 A JP 57041999A JP 4199982 A JP4199982 A JP 4199982A JP S6367707 B2 JPS6367707 B2 JP S6367707B2
- Authority
- JP
- Japan
- Prior art keywords
- address
- storage medium
- circuit
- output
- tables
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Landscapes
- Techniques For Improving Reliability Of Storages (AREA)
- Data Exchanges In Wide-Area Networks (AREA)
- Selective Calling Equipment (AREA)
Description
【発明の詳細な説明】
(1) 発明の技術分野
本発明はデータの集配信情報を一括して記憶し
ている二重化した記憶テーブルについて記憶内容
の変更時に一方のテーブルのアドレスを全体的に
異ならせるようにしたテーブルの構成方式に関す
る。
ている二重化した記憶テーブルについて記憶内容
の変更時に一方のテーブルのアドレスを全体的に
異ならせるようにしたテーブルの構成方式に関す
る。
(2) 技術の背景
電力会社の発電所・変電所・給電指令所を含め
たシステムにおけるように各種データ（周波数・
電圧・電流など）を受信し処理の後発信する場合
がある。データのやりとりを所定時間毎に繰返し
行なう必要があるとき、動作の処理手順と集配信
に関する情報は一定で且つ誤りのないことが必要
であるから、何らかの単一記憶媒体に記憶させ必
要の都度それを読出して使用していた。
たシステムにおけるように各種データ（周波数・
電圧・電流など）を受信し処理の後発信する場合
がある。データのやりとりを所定時間毎に繰返し
行なう必要があるとき、動作の処理手順と集配信
に関する情報は一定で且つ誤りのないことが必要
であるから、何らかの単一記憶媒体に記憶させ必
要の都度それを読出して使用していた。
(3) 従来技術と問題点
データの集配信に関する情報は設備完成以後永
久に不変ではなく、不定期ではあつても変更が生
じている。設備の新設・統合などのためである。
そのときはシステムの運用を一旦停止させ或いは
集配信情報の処理装置に関する部分の電源を落し
てから、前記記憶媒体の記憶内容を変更しなけれ
ばならなかつた。したがつて電力系統における運
用のように長時間の完全停止が許されないときで
も装置を停止させなければならず、装置の稼動率
が悪かつた。
久に不変ではなく、不定期ではあつても変更が生
じている。設備の新設・統合などのためである。
そのときはシステムの運用を一旦停止させ或いは
集配信情報の処理装置に関する部分の電源を落し
てから、前記記憶媒体の記憶内容を変更しなけれ
ばならなかつた。したがつて電力系統における運
用のように長時間の完全停止が許されないときで
も装置を停止させなければならず、装置の稼動率
が悪かつた。
(4) 発明の目的
本発明の目的は前述の欠点を改善し、データの
集配信情報を一括して記憶している二重化した記
憶テーブルを有し、記憶内容の変更時には一方の
テーブルのアドレスを全体的に異ならせるように
し、システム動作を停止することなく対処できる
テーブルの構成方式を提供することにある。
集配信情報を一括して記憶している二重化した記
憶テーブルを有し、記憶内容の変更時には一方の
テーブルのアドレスを全体的に異ならせるように
し、システム動作を停止することなく対処できる
テーブルの構成方式を提供することにある。
(5) 発明の構成
本発明の構成は、二重化された記憶媒体テーブ
ルと、両記憶媒体テーブルの記憶内容を照合する
照合回路と、記憶媒体テーブル・照合回路・記憶
媒体テーブル出力選択回路の動作を制御する制御
回路と、記憶媒体テーブルを個別に全体アドレス
が異なるように割振るアドレスデコード回路とを
具備し、アドレスデコード回路により両記憶媒体
テーブルに所定の同一アドレスを与えたとき、照
合回路により照合しながら出力選択回路を介して
データが出力され、アドレスデコーダ回路により
両記憶媒体テーブルに互いに異なるアドレスを与
えたとき、制御回路の制御により照合回路の動作
を停止し、変更のない側の記憶媒体テーブルより
出力し、変更のある側のテーブルのデータを変更
させること、で構成する。
ルと、両記憶媒体テーブルの記憶内容を照合する
照合回路と、記憶媒体テーブル・照合回路・記憶
媒体テーブル出力選択回路の動作を制御する制御
回路と、記憶媒体テーブルを個別に全体アドレス
が異なるように割振るアドレスデコード回路とを
具備し、アドレスデコード回路により両記憶媒体
テーブルに所定の同一アドレスを与えたとき、照
合回路により照合しながら出力選択回路を介して
データが出力され、アドレスデコーダ回路により
両記憶媒体テーブルに互いに異なるアドレスを与
えたとき、制御回路の制御により照合回路の動作
を停止し、変更のない側の記憶媒体テーブルより
出力し、変更のある側のテーブルのデータを変更
させること、で構成する。
(6) 発明の実施例
以下図面に示す本発明の実施例について説明す
る。第１図は本発明の一実施例を示すブロツク構
成図で、１−１，１−２はテーブルの集配信情報
を一括記憶している記憶テーブルで不揮発性のも
のとする。２−１，２−２は記憶テーブル内に設
けられ、読出された出力信号についてパリテイチ
エツクを行なう確認回路、３は処理切替スイツ
チ、４は制御回路、５は動作照合回路、６はエラ
ー検出信号で、記憶テーブル１−１，１−２の出
力信号が一致しなかつたとき発する信号、７−
１，７−２は選択回路で制御回路４からの指令に
応じて記憶テーブル１−１，１−２からの出力或
いは何も出力しないことを選択する。８−１，８
−２はアドレスデコーダで外部アドレス入力およ
び制御回路４からの制御信号の条件によりそれぞ
れ選択回路７−１，７−２を制御する。９はデー
タバス、１０はアドレスバスを示す。
る。第１図は本発明の一実施例を示すブロツク構
成図で、１−１，１−２はテーブルの集配信情報
を一括記憶している記憶テーブルで不揮発性のも
のとする。２−１，２−２は記憶テーブル内に設
けられ、読出された出力信号についてパリテイチ
エツクを行なう確認回路、３は処理切替スイツ
チ、４は制御回路、５は動作照合回路、６はエラ
ー検出信号で、記憶テーブル１−１，１−２の出
力信号が一致しなかつたとき発する信号、７−
１，７−２は選択回路で制御回路４からの指令に
応じて記憶テーブル１−１，１−２からの出力或
いは何も出力しないことを選択する。８−１，８
−２はアドレスデコーダで外部アドレス入力およ
び制御回路４からの制御信号の条件によりそれぞ
れ選択回路７−１，７−２を制御する。９はデー
タバス、１０はアドレスバスを示す。
第２図は切替スイツチ３の状態に対応する記憶
マツプを示し、切替スイツチ３が第１図に示す位
置に在るとき（第２図Ａ）テーブル１−１，１−
２は両者共アドレスが0000より0FFF番地までと
なつている。次に切替スイツチ４が第１図の位置
から上方に動き破線の位置となつたとき（第２図
Ｃ）テーブル１−１のアドレスが0000より0FFF
番地となりテーブル１−２についてはそのアドレ
スが1000番地より1FFF番地までとなり、スイツ
チ３を下方にすると逆のアドレス関係になる。
マツプを示し、切替スイツチ３が第１図に示す位
置に在るとき（第２図Ａ）テーブル１−１，１−
２は両者共アドレスが0000より0FFF番地までと
なつている。次に切替スイツチ４が第１図の位置
から上方に動き破線の位置となつたとき（第２図
Ｃ）テーブル１−１のアドレスが0000より0FFF
番地となりテーブル１−２についてはそのアドレ
スが1000番地より1FFF番地までとなり、スイツ
チ３を下方にすると逆のアドレス関係になる。
通常の状態では切替スイツチ３は第１図図示の
位置に在り、テーブル１−１と１−２はアドレス
が共通のため読出された内容は同一の筈であつ
て、出力は照合回路５により照合される。そして
アドレスバス１０に0000番地から0FFF番地まで
のアドレスが出力されると、アドレスデコーダ８
−１はアドレスの条件と制御回路４からの制御信
号の条件により選択回路７−１に対してテーブル
１−１の内容がデータバス９に出力されるよう制
御信号を与える。照合回路５により照合したとき
テーブル１−１と１−２の内容が違つている場合
はエラー検出信号６が発せられ、図示しない中央
処理装置にアラームを与え、アドレスバス１０へ
のアドレス印加を中断する。若しアドレスバス１
０に1000番地から1FFF番地のアドレスが出力さ
れた場合には制御回路４からはデータ出力を禁止
する信号がアドレスデコーダ８−２に対して出力
され、選択回路７−２からデータは出力されな
い。
位置に在り、テーブル１−１と１−２はアドレス
が共通のため読出された内容は同一の筈であつ
て、出力は照合回路５により照合される。そして
アドレスバス１０に0000番地から0FFF番地まで
のアドレスが出力されると、アドレスデコーダ８
−１はアドレスの条件と制御回路４からの制御信
号の条件により選択回路７−１に対してテーブル
１−１の内容がデータバス９に出力されるよう制
御信号を与える。照合回路５により照合したとき
テーブル１−１と１−２の内容が違つている場合
はエラー検出信号６が発せられ、図示しない中央
処理装置にアラームを与え、アドレスバス１０へ
のアドレス印加を中断する。若しアドレスバス１
０に1000番地から1FFF番地のアドレスが出力さ
れた場合には制御回路４からはデータ出力を禁止
する信号がアドレスデコーダ８−２に対して出力
され、選択回路７−２からデータは出力されな
い。
切替スイツチ３を下にすると（第２図Ｂ）制御
回路４はテーブル１−１と１−２の出力データの
照合を中止させるような制御信号INHを照合回
路５に与えると共にアドレスデコーダ８−１，８
−２に対してそれぞれテーブルの選択信号を出力
する。アドレスバス１０に０番地の0FFF番地ま
でのアドレスが出力された場合にアドレスデコー
ダ８−１はアドレスの条件と制御回路４からの制
御信号の条件により選択回路７−１に対してテー
ブル１−２の内容がデータバス９に出力されるよ
うに信号を与える。アドレスバス１０に1000番地
から1FFF番地までのアドレスが出力された時に
はアドレスデコーダ８からの制御によつてデータ
バス９には選択回路７−２からテーブル１−１の
内容が出力される。テーブル出力とその選択回路
との接続により装置は０番地から0FFF番地まで
テーブルが使用でき、装置は処理を継続できる。
一方1000番地から1FFF番地までは通常使用して
いない領域であり、ソフトウエア的或いはハード
ウエアによりテーブル１−１の内容を変更でき
る。テーブル１−１の内容を変更した後切替スイ
ツチ３を上側位置に変えるとアドレスバス１０に
０番地から0FFF番地までのアドレスが出力され
た場合には選択回路７−１からテーブル１−１の
内容がデータバス９に出力される。またアドレス
バス１０に1000番地から1FFF番地までのアドレ
スが出力された場合には選択回路７−２からテー
ブル１−２の内容がデータバス９に出力されるこ
とになる。この時点から装置はテーブル１−１の
内容に従つた処理が開始される。次にテーブル１
−２の内容を記憶テーブル１−１と同様にハード
ウエアにより或いはソフトウエア的に変更し、切
替スイツチ３を中央位置に戻すと制御回路４はテ
ーブル１−１と１−２の出力データの照合を再開
し、０番地から0FFF番地ではテーブル１−１の
内容が出力され、1000番地から1FFF番地では何
も出力されない。
回路４はテーブル１−１と１−２の出力データの
照合を中止させるような制御信号INHを照合回
路５に与えると共にアドレスデコーダ８−１，８
−２に対してそれぞれテーブルの選択信号を出力
する。アドレスバス１０に０番地の0FFF番地ま
でのアドレスが出力された場合にアドレスデコー
ダ８−１はアドレスの条件と制御回路４からの制
御信号の条件により選択回路７−１に対してテー
ブル１−２の内容がデータバス９に出力されるよ
うに信号を与える。アドレスバス１０に1000番地
から1FFF番地までのアドレスが出力された時に
はアドレスデコーダ８からの制御によつてデータ
バス９には選択回路７−２からテーブル１−１の
内容が出力される。テーブル出力とその選択回路
との接続により装置は０番地から0FFF番地まで
テーブルが使用でき、装置は処理を継続できる。
一方1000番地から1FFF番地までは通常使用して
いない領域であり、ソフトウエア的或いはハード
ウエアによりテーブル１−１の内容を変更でき
る。テーブル１−１の内容を変更した後切替スイ
ツチ３を上側位置に変えるとアドレスバス１０に
０番地から0FFF番地までのアドレスが出力され
た場合には選択回路７−１からテーブル１−１の
内容がデータバス９に出力される。またアドレス
バス１０に1000番地から1FFF番地までのアドレ
スが出力された場合には選択回路７−２からテー
ブル１−２の内容がデータバス９に出力されるこ
とになる。この時点から装置はテーブル１−１の
内容に従つた処理が開始される。次にテーブル１
−２の内容を記憶テーブル１−１と同様にハード
ウエアにより或いはソフトウエア的に変更し、切
替スイツチ３を中央位置に戻すと制御回路４はテ
ーブル１−１と１−２の出力データの照合を再開
し、０番地から0FFF番地ではテーブル１−１の
内容が出力され、1000番地から1FFF番地では何
も出力されない。
(7) 発明の効果
本発明によると通常状態ではテーブルが二重化
されそれを比較照合しながら動作処理を行なうた
め装置動作の信頼性が高い。またテーブルの内容
を変更する時には装置を停止することなく簡便に
行なえるため稼動性が高いという効果がある。更
に０番地から0FFF番地を読出専用、1000番地か
ら1FFF番地を書込・読出可能の構成とすると、
０番地から0FFF番地の内容を誤動作による書換
えが行なわれず信頼性を高めることができる。
されそれを比較照合しながら動作処理を行なうた
め装置動作の信頼性が高い。またテーブルの内容
を変更する時には装置を停止することなく簡便に
行なえるため稼動性が高いという効果がある。更
に０番地から0FFF番地を読出専用、1000番地か
ら1FFF番地を書込・読出可能の構成とすると、
０番地から0FFF番地の内容を誤動作による書換
えが行なわれず信頼性を高めることができる。
第１図は本発明の一実施例のブロツク構成図を
示し、第２図は第１図の切替スイツチの状態によ
る記憶テーブルのマツプを示す図である。 １−１，１−２……記憶テーブル、２−１，２
−２……確認回路、３……処理切替スイツチ、４
……制御回路、５……動作照合回路、６……エラ
ー検出信号、７−１，７−２……選択回路、８−
１，８−２……アドレスデコーダ、９……データ
バス、１０……アドレスバス。
示し、第２図は第１図の切替スイツチの状態によ
る記憶テーブルのマツプを示す図である。 １−１，１−２……記憶テーブル、２−１，２
−２……確認回路、３……処理切替スイツチ、４
……制御回路、５……動作照合回路、６……エラ
ー検出信号、７−１，７−２……選択回路、８−
１，８−２……アドレスデコーダ、９……データ
バス、１０……アドレスバス。
Claims (1)
- 【特許請求の範囲】 １ 二重化された記憶媒体テーブルと、 両記憶媒体テーブルの記憶内容を照合する照合
回路と、 記憶媒体テーブル・照合回路・記憶媒体テーブ
ル出力選択回路の動作を制御する制御回路と、 記憶媒体テーブルを個別に全体アドレスが異な
るように割振るアドレスデコード回路とを具備
し、 アドレスデコード回路により両記憶媒体テーブ
ルに所定の同一アドレスを与えたとき、照合回路
により照合しながら出力選択回路を介してデータ
が出力され、 アドレスデコード回路により両記憶媒体テーブ
ルに互いに異なるアドレスを与えたとき、制御回
路の制御により照合回路の動作を停止し、変更の
ない側の記憶媒体テーブルより出力し、変更のあ
る側のテーブルのデータを変更させること を特徴とするテーブル構成方式。 ２ 或る所定値のアドレスが与えられた記憶媒体
テーブルは読出専用に、他の所定値のアドレスが
与えられた記憶媒体テーブルは書込・読出可能に
制御されることを特徴とする特許請求の範囲第１
項記載のテーブル構成方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57041999A JPS58159141A (ja) | 1982-03-17 | 1982-03-17 | テ−ブル構成方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57041999A JPS58159141A (ja) | 1982-03-17 | 1982-03-17 | テ−ブル構成方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58159141A JPS58159141A (ja) | 1983-09-21 |
| JPS6367707B2 true JPS6367707B2 (ja) | 1988-12-27 |
Family
ID=12623900
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57041999A Granted JPS58159141A (ja) | 1982-03-17 | 1982-03-17 | テ−ブル構成方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58159141A (ja) |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5039843A (ja) * | 1973-08-11 | 1975-04-12 | ||
| JPS53101953A (en) * | 1977-02-17 | 1978-09-05 | Nec Corp | Data processor |
| JPS5438735A (en) * | 1977-09-02 | 1979-03-23 | Hitachi Ltd | Information transmitting system |
| JPS6042969B2 (ja) * | 1978-04-27 | 1985-09-26 | 日本電気株式会社 | メモリ管理方式 |
-
1982
- 1982-03-17 JP JP57041999A patent/JPS58159141A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58159141A (ja) | 1983-09-21 |
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