JPH01136258A - 情報処理装置のメモリ制御方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、複数Ｎ個の第０、第１、第２・・・・・・・
・・第（Ｎ−１）番地のメモリ部Ｍｏ、Ｍ１・・・・・
・・・・Ｍ（Ｎ−１）を有するメモリを搭載している少
くとも２個の第１及び第２のメモリ装置を有し、そして
、上記第１及び第２のメモリ装置のメモリの第１番地（
ｉ＝０．１・・・・・・・・・（Ｎ−１））のメモリ部
Ｍｉ　に、プロセッサからの互に同じ内容を右する情報
を同時的に書込むようになされ、また、上記第２のメモ
リ装置を、そのメモリに障害が生じたため、上記第２の
メモリ装置と同様の新たな第３のメモリ装置に交換した
場合、ぞの第３のメモリ装置のメモリの第０、第１、第
２・・・・・・・・・第（Ｎ−１）番地のメモリ部Ｍｏ
、Ｍ　　、Ｍ　　・・・・・・・・・Ｍ　−が、上記第
１の１　　２　　　　　（Ｍｌ） メモリ装置のメモリの第０１第１、第２・・・・・・・
・・第（Ｎ−１）番地のメモリ部Ｍ０、Ｍ１、Ｍ２・・
・・・・・・・Ｍ　（Ｎ−１）とそれぞれ同じ情報内容
になるように、上記第３のメモリ装置を制御する情報処
理装置のメモリ制御方式に関する。

従来の技術 従来、複数ＮＩＩＸＩの第０、第１、第２・・・・・・
・・・第（Ｎ−１）番地のメモリ部Ｍ０、Ｍ１・・・・
・・・・・Ｍ（Ｎ−１）を有するメモリを搭載している
少くとも２個の第１及び第２のメモリｉｉ賞を有し、そ
して、上記第１及び第２のメモリ装置のメモリの第１番
地（ｉ＝０．１・・・・・・・・・（Ｎ−１）　）のメ
モリ部Ｍ１に、プロセッサからの互に同じ内容を有する
情報を同時的に書込むようになされた情報処理装置が種
々提案されている。

このような情報処理装置は、第１及び第２のメモリＶ７
ｔｒａ中の一方の第２のメもり装置のメモリに障害が生
じても、第１のメモリ装置のメモリが正常である限り、
その第１のメモリ装置のメモリを用いることで、プロセ
ッサによる情報処理に中断を生ぜしめないですむので、
情報処３ｇ！装置の信頼性が高い。

しかしながら、このような情報処理装置において、上述
したように第２のメモリ装置のメモリに障害が生じた場
合、その障害後、第１のメモリ装置のメモリにも障害が
生ずれば、プロセッサによる情報処理に中断を生ぜしめ
るのを予価なくされるため、第２のメモリ装置を、それ
と同様の新たな第３のメモリ装置に交換し、そして、そ
の第３のメモリ装置のメモリの全てのメモリ部Ｍ。−”
　（Ｎ−１）を、第１のメモリ装置のメモリの全てのメ
モリ部ＭＯ−Ｍ（Ｎ−１）とそれぞれ同じ情報内容にし
ておく必要がある。

このため、従来、上）ホした情報処理装置にＪ３ける第
２のメモリ装置を、そのメモリに障害が生じたため、第
２のメモリ装置と同様の新たな第３のメモリ装置に交換
した場合に、その第３のメモリ装置の第０１第１、第２
・・・・・・・・・第（Ｎ−１）番地のメモリ部Ｍ。、
第４、第２・・・・・・・・・Ｍ　−が、第１のメモリ
装置のメ［りの第０、（Ｎ１） 第１、第２・・・・・・・・・第（Ｎ−１）番地のメモ
リ部Ｍｏ１Ｍ１、第２・・・・・・・・・Ｍ（Ｎ−１）
とそれぞれ同じ情報内容になるように、第３のメモリ装
置を制御する情報処理装置のメモリ制御方式が提案され
ている。

ところで、従来提案されている情報処理装置のメモリ制
御方式は、第２のメモリ装置を、そのメモリに障害が生
じたために、第２のメモリ装置と同様の新たな第３のメ
モリ装置に交換した場合、第３のメモリ装置のメモリの
全てのＭ０、Ｍ１　、第２　””・・・・”（Ｎ−１）
に、第１のメ［り装置のメモリの全てのメモリ部ＭＯ、
Ｍ１、第２・・・・・・・・・Ｍ　（Ｎ−１）の情報が
それぞれ順次連続的に一挙に書込まれるように、第１及
び第３のメモリ装置を制御していた。

、　が　　じようとする問題点 しかしながら、上述した従来の情報処理装置のメモリ制
御方式の場合、第３のメモリ装置のメモリの全てのメモ
リ部”　Ｏ＝Ｍ（Ｈ−１）に、第１のメ［り装置のメモ
リの全てのメモリ部Ｍ。

〜Ｍ　（Ｎ−１）の情報がそれぞれ順次連続的に一挙に
書込まれるように、第１及び第３のメモリ装置を制御し
ているので、それに比較的長い連続的な１Ｒｆｉを必要
とし、このため、この間において、プロセッサが情報処
理を行うのに大きな制限を受ける、という欠点を有して
いた。

１１、を　゛するための手段 よって、本発明は、上述した欠点のない、新規な情報処
理装置のメモリ１１１１１１１方式を提案せんとするも
のである。

本願第１番目の発明による情報処理装置のメモリ制御方
式は、従来の情報処理装置のメモリ制御方式の場合と同
様に、複数Ｎ個の第０、第１、第２・・・・・・・・・
第（Ｎ−１）番地のメモリ部ＭＯ、Ｍｌ・・・・・・・
・・Ｍ　（Ｎ−１）を有するメモリを搭載している少く
と６２個の第１及び第２のメモリ装Ｙを右し、そして、
上記第１及び第２のメモリ装置のメモリの第１番地（ｉ
＝０．１・・・・・・・・・（Ｎ−１））のメモリ部Ｍ
１に、プロセッサからの互に同じ内容を有する情報を同
時的に書込むようになされ、また、上記第２のメモリ装
置を、そのメモリに障害が生じたため、上記第２のメモ
リ装置と同様の新たな第３のメモリ装置に交換した場合
、その第３のメモリ装置のメモリの第０、第１、第２・
・・・・・・・・第（Ｎ−１）番地のメモリ部Ｍ。ＳＭ
１、第２・・・・・・・・・Ｍ（Ｎ−１）が、上記第１
のメモリ装置のメモリの第０、第１、第２・・・・・・
・・・第（Ｎ−１）番地のメモリ部Ｍ。、Ｍ　　、Ｍ　
　・・・・・・・・・Ｍ　（Ｎ−１）とそれぞれ同じ情
報内容になるように、上記第３のメモリ装置を制御する
。

上述した情報処理装置のメモリ制御方式において、上記
第３のメモリ装置に対し上記制御をする過程で、上記第
３のメモリ装置の、メモリの第０〜第（Ｎ−１）番地の
メモリ部Ｍ。−ＭＮ−１中の、同じ番地のメモリ部で、
上記第１のメモリ装置のメモリのメモリ部といまだ同じ
情報内容になっていないメモリ部を検知し、そして、そ
の検知出力に基ずき、上記第１のメモリＬ！装置のメ［
りの第１番地のメモリ部Ｍｉに上記プロセッサからの情
報を書込むごとに、その情報を上記第３のメモリ装置の
メモリの第ｉｌ地のメモリ部Ｍｉに書込むか否かを決定
する。その決定は、少なくとも第３のメモリ装置のメモ
リの第１番地のメモリ部Ｍ・が、第１のメモリ装置のメ
モリの第１番地のメモリ部Ｍｉと同じ情報内容になって
いない場合、第３のメモリ装置のメモリのメモリ部Ｍｉ
に書込む情報を、第１のメモリ装置のメモリのメモリ部
Ｍｉに書込む態様の内容を有する。

また、本願第２番目の発明による情報処理装置のメモリ
制御方式は、本願第１番目の発明による情報処理装置の
メモリ制御方式において、さらに、上記検知出力に基ず
き、上記第３のメモリ装置のメモリの第Ｏ〜第（Ｎ−１
）番地のメモリ部Ｍ　　−ＭＮ−１中の、同じ番地のメ
モリ部で、上記第１のメモリ装置のメモリのメモリ部と
いまだ同じ情報内容になっていないメモリ部の全てまた
は一部に、それらと同じ番地の第１のメモリ装置のメモ
リのメモリ部の情報がそれぞれ順次書込まれるように、
上記第１及び第３のメ［り装置を制御することを除いて
、本願第１番目の発明による情報処理装置のメモリ制御
方式と同様である。

さらに、本願第３？ｆｔ目の発明による情報処理装置の
メモリ制御方式は、本願第１番目の発明による情報処理
装置のメモリ制御方式において、さらに、上記第３のメ
モリ装置に対し上記制御をする過程で、上記第３のメモ
リ装置のメモリの第０〜第（Ｎ−１）？ｆｔ地のメモリ
部Ｍ。−Ｍ（Ｎ−１）中の、同じ番地のメモリ部で、第
１のメモリ装置のメモリのメモリ部と同じ情報内容にす
でになったまたはいまだなっていないメモリ部の数を計
数し、それが予定値になった場合、上記第３のメモリ装
置のメモリの第Ｏ〜第（Ｎ−１）番地のメモリ部Ｍ。−
”　（Ｎ−１）中の、同じ番地のメモリ部で、第１のメ
モリ装置のメモリのメモリ部といまだ同じ情報内容にな
っていないメモリ部の全てまたは一部に、それらと同じ
番地の第１のメモリ装置のメモリのメモリ部の情報がそ
れぞれ順次書込まれるように、上記第１及び第３のメモ
リ装置を制御することを除いて、本願第１番目の発明に
よる情報処理装置のメモリ制御方式と同様である。

また、本願第４番目の発明による情報処理装置のメモリ
制御方式は、本願第１番目の発明による情報処理装置の
メモリ制御方式において、さらに、上記第３のメモリ装
置に対し上記制御をする過程で、予定の時間を経過した
場合、上−２第３のメモリ装置のメモリの第Ｏ〜第（Ｎ
−１）番地のメモリ一部Ｍ　　”Ｍ（Ｎ−１）中の、同
じ番地のメモリ部で、第１のメモリ装置の′メモリのメ
［り部といまだ同じ情報内容になっていないメモリ部の
全てまたは一部に、それらと同じ番地の第１のメしり装
置のメモリのメモリ部の情報がぞれぞれ順次書込まれる
ように、上記第１及び第３のメモリ装置を制御すること
を除いて、本願第１番目の発明による情報処理装置のメ
モリ制御方式と同様である。

作用効果 本願第１番目の発明による情報処理装置のメモリ制御方
式によれば、第２のメモリ装置を、そのメ−しりにｇｔ
害が生じたために、ぞの第２のメしり装置と同様の新た
な第３の情報処理装置に交換した場合、従来の情報処理
装置のメモリ制御方式のように、第３のメモリ装置のメ
モリの全メモリ部Ｍｏ〜Ｍ（Ｎ−１）に、第１のメモリ
装置の全てのメモリ部Ｍ　　−Ｍ　　−の情報が０　　
　（Ｎ１） それぞれ順次連続的に一挙に書込まれるように、第１及
び第３のメモリ装置を制御する、というのではなく、上
記第３のメモリ装置に対し上記制御をする過程で、上記
第３のメモリ装置のメモリの第０〜第（Ｎ−１）番地の
メモリ部Ｍ。

〜ＭＷ−１中の、同じ番地のメモリ部で、上記第１のメ
モリ装置のメモリのメモリ部といまだ同じ情報内容にな
っていないメモリ部を検知し、その検知出力に基ずき、
上記第１のメモリ装置のメモリの第１番地のメモリ部Ｍ
ｉに上記プロセッサからの情報を書込むごとに、その情
報を上記第３のメモリ装置のメモリの第１番地のメモリ
部Ｍｉに書込むか否かを、もし第３のメモリ装置のメモ
リのメモリ部Ｍ・が、第１のメモり装置のメモリのメモ
リ部Ｍ・と同じ情報内容になっている場合、その第３の
メモリ装置のメモリのメモリ部Ｍｉに、第１のメモリ装
置のメモリのメモリ部に書込む情報を書込まないように
する、という決定をすることができるので、第３のメモ
リ装置のメモリのメモり部Ｍ。−Ｍ（Ｎ−１）が、第１
のメモリ装置のメモリのメモリ部Ｍ。−”（Ｎ−１）と
、それぞれ同じ情報内容になるように、第３のメモリ装
置を制御するのに、従来の情報処理装置のメモリ制御方
式に必要とされていたような長い連続的な時間を必要と
せず、こ、のため、プロセッサが情報処理を行うのに制
限を受けるのを、従来の情報処理装置のメモリ制御方式
の場合に比し大きく絽和させることができる。

また、本願用２、第３及び第４番目の発明による情報処
理装置のメモリ制御方式によれば、本願第１番目の発明
による情報処理装置のメモリ制御方式と同様に、上記第
３のメモリ装置に対し上記制御をする過程で、上記第３
のメモリ装置のメモリの第Ｏ〜第（Ｎ−１）番地のメ［
り部ＭＯ”””Ｎ−１中の、同じ番地のメモリ部で、上
記第１のメモリ装置のメモリのメモリ部といまだ同じ情
報内容になっていないメモリ部を検知し、その検知出力
に基ずき、上記第１のメモリ装置のメモリの第１番地の
メモリ部Ｍｉに上記プロセッサからの情報を書込むごと
に、その情報を上記第３のメモリ装置のメモリの第１番
地のメモり部Ｍ・に♂込むか否かを決定するの■ で、本願第１番目の発明による情報処理装置のメモリ制
御方式の場合と同様の作用効果が得られる。

しかしながら、本願用２、第３及び第４番目の発明によ
る情報処理装置のメモリ制御方式によれば、第３のメモ
リ装置を上述したように制御している過程で、上述した
検知出力に基ずき、第３のメモリ装置の、メモリのメモ
リ部Ｍ。〜Ｍ（Ｎ−１）中の、同じ番地のメモリ部で、
第１のメモリ装置のメモリのメモリ部といまだ同じ情報
内容になっていないメモリ部の全てまたは一部が、それ
らと同じ番地の第１のメモリ装置のメモリのメモリ部と
それぞれ順次連続的に一挙に同じ情報内容になる。この
ため、その間に時間を必要とし、従ってこの間、プロセ
ッサが情報処理を行うのに制御を受ける。

しかしながら、その時間は、第３のメモリ装置のメモリ
の全てのメモリ部Ｍ　　−Ｍ　　−に、０　　　（Ｎ１
） 第１のメモリ装置のメモリの全てのメモリ部Ｍ。〜Ｍ（
Ｎ−１）に書込まれる情報がそれぞれ順次連続的に一挙
に書込まれるように、第１及び第３のメモリ装置が制御
される従来の情報処理装置のメモリ制御方式の場合に比
し、短いので、プロセッサが情報処理を行うのに制限を
受（）るのを、従来の情報処理装置のメモリ制御方式の
場合に比し緩和されることに変りはない。

実施例 次に、図を伴って、本発明による情報処理装置のメモリ
制御方式の実施例を述べよう。

第１図は、本発明による情報処理装置のメモリ制御方式
の適用される情報処理装置を示し、次に述べる構成を有
する。

すなわち、少くと６２個のメモリ装置Ｕ１及びＵ２とを
有する。

それらメモリーＥＬ１１及びＵ２のそれぞれは、複数Ｎ
個の第０、第１・・・・・・・・・第（Ｎ−１）番地の
メモリ部Ｍ　　ＳＭｌ・・・・・・・・・ＭＮ−１を有
するメモリ１を有する。

それらメモリ装置Ｕ１及びＵ２のメモリーは、プロセッ
サ２に接続されているメモリ装置Ｕ１及びＵ２のメモリ
制御部３に、それぞれ接続され、それらメモリ装ｆｆＵ
１及びＵ２のメモリ制御部３に、プロセッサ２から、同
じ内容を有し且つ第ｉ番地（ｉ＝０．２・・・・・・・
・・（Ｎ−１）　’）を表している番地データを伴って
いる情報が、同時的に供給されることによって、プロセ
ッサ２からの同じ内容を有する情報が、メモリ制御部３
を介して、同時的に書込まれるように構成されている。

また、メモリ装置Ｕ１及びＵ２のメモリ１のいずれか一
方または双方の第１番地のメモリ部Ｍｉに書込まれてい
る情報は、メモリ制御部３を介して、第ｉ番地の番地デ
ータを伴って、プロセッサ２に読出され、その読出され
た情報は、プロセッサ２において、適当に処理されるよ
うに構成されている。

メモリ装置１ｆｆＵ１及びＵ２中の一方、例えばメモリ
装置Ｕ２に、そのメモリ１において、障害が生じた場合
（その検出法については、本発明の要旨に直接関係がな
いので、説明を省略する）、メモリ装置Ｕ２が、それと
同様の新たなメモリ装置Ｕ３に交換され、そして、その
間、メモリ装置・Ｕｌのメモリーに、プロセッサ２から
の情報が、上述したと同様に、書込まれ、また、メモリ
装置Ｕ１のメモリーに書込まれている情報が、上述した
と同様に、プロセッナ２に読出されるように構成されて
いる。

以上の構成は、従来の情報処理装置にもみられるので、
これ以上の詳細説明は省略する。

従来の情報処理装置のメモリ制御方式においては、メモ
リ装置１ｆｆＬＩ２の障害のため、そのメモリ装置Ｕ２
をメモリ装置Ｕ３に交換した場合、その交換後、メモリ
装ｆｆ１ＬＪ１のメモリーの第０、第２・・・・・・・
・・第（Ｎ−１）番地のメモリ部Ｍ。、Ｍ　・・・・・
・・・・Ｍ　Ｎ−１に書込まれている情報が、メモリ装
置Ｕ１のメモリ制御部３を介して、順次連続的にプロセ
ッサ２に読出され、次で、プロセッサ２から、その順次
連続的に読出された情報が、メモリ装置Ｕ３のメモリ制
御部３を介して、メモリ装置ｔＪ３のメモリーの第０、
第２・・・・・・・・・第（Ｎ−１）番地のメモリ部Ｍ
Ｏ、Ｍｌ・・・・・・・・・Ｍ　（Ｎ−１）にそれぞれ
順次連続的に書込まれる態様で、メモリ装置Ｕ１及びＵ
３を、メモリ装置Ｕ３のメモリーの第０番地から第（Ｎ
−１）番地までの全メモリ部Ｍ　　””’Ｍ（Ｎ−１）
が、メモり装置Ｕ１のメモリの第０番地から第（Ｎ−１
）番地までの全メモリ部Ｍ。−Ｍ　（Ｎ−１）と同じ情
報内容になるように制御していた。

これに対し、本発明による情報処理装置のメモリ制御方
式においては、上述したようにメモリ装置Ｕ１及びＵ２
中の一方のメモリ装置Ｕ２のメモリに、障害が生じた場
合、従来の場合と同様に、そのメモリ装ＵＵ２を、それ
と同様の新たなメモリ装置Ｕ３に交換し、そして、メモ
リ装ｆｉｆｆＵ３のメモリーのメモリ部ＭＯ＝Ｍ（Ｎ−
１）が、メモリ装置Ｕ１のメモリーのメモリ部ＭＯ”−
Ｍ（Ｎ−１）とそれぞれ同じ情報内容になるように、メ
モリ装ｆｉｆｆＬＪ３のメモリ制御部３を、プロセッサ
２側から制御するが、その制御の過程で、メモリ装ｆｆ
１Ｕ３のメモリーのメモリ部Ｍ０〜Ｍ　（Ｎ−１１中の
、同じ番地のメモリ部で、メモリ装置Ｕ１のメモり１の
メモリ部といまだ同じ情報内容になっていないメモリ部
を検出する。

このために、メモリ装置Ｕ３のメモリ１のメモリ部Ｍ。

−Ｍ（Ｎ−１）にそれぞれ対応しているメモリ部Ｆ　　
、Ｆ　　、Ｆ　　、・・・・・・・・・Ｆ（Ｎ−１）を
有し且つメモリ制御部３に接続されているフラグ４を設
け、メモリ装置Ｕ３のメモリ１のメ゛七り部Ｍ。−Ｍ（
Ｎ−１）中の、同じ番地のメモリ部で、メモリ装ｆＷＵ
１のメモリ１のメモリ部とすでに同じになっているメ℃
り部に対応している、フラグ４のメモリ部を２値表示の
例えば「１」に設定ざ往、メモリ装置Ｕ１のメモリ１の
メモリ部といまだ同じになっていないメモリ部に対応し
ている、フラグ４のメモリ部を２値表示の「０」に設定
させる。

しかるときは、フラグ４のメモリ部Ｆ。〜Ｆ（Ｎ−１）
中の、２値表示で「１」になっているメモリ部と、２値
表示でｒＯＪになっているメモリ部とで、メモリ装置Ｕ
３のメモリ１のメモリ部Ｍ０〜Ｍ（Ｎ−１）中の、すで
に同じ番地のメモリ部で、メモリ装置Ｕ１のメモリ部と
同じになっていないメモリ部を検知することがで、きる
ので、その検知出力にもとずき、メモリ装置　Ｕ、　１
のメモリーの第１番地のメモリ部Ｍ・にプロセッサ２か
らの情報を書込むごとに、その情報をメモリ装置Ｕ３の
メモリのメモリ部Ｍｉに：１込むか否かを、メモリ装置
Ｕ３のメモリ部Ｍ・が、メモリ装置Ｕ１のメモリ部Ｍｉ
と同じ情報内容になっていない場合、メモリ装置Ｕ１の
メモリ部Ｍ１に占込む情報を、メモリ装ＥＵ３のメモリ
部Ｍ・に書込ませるように、決定することが囃 できる。

また、本発明による情報処理装置のメモリ制御方式の他
の例によれば、メモリ装置Ｕ１及びＵ３に、それらを各
別に表しているいわゆるＩＤ情報が、その１０レジスタ
５から、比較回路６に供給されており、そして、その比
較回路６に、プロセッサ２から、メモリ装置Ｕ３を表し
ているＩＤ情報が入力されることにより、その比較回路
６から出力が得られ、その比較出力がアンド回路７に供
給され、一方、このとき、アンド回路７に、プロセッサ
２から、フラグ４に対するアクヒス情報が出力されてお
り、よって、アンド回路７から出力が得られ、それがメ
モリ制御部３に供給される。

このため、フラグ４のメモリ部Ｆ。−Ｆ　（Ｎ−１）に
設定されている情報が、メモり制御部３を介して、プロ
セッサ２に供給され、これにより、プロセッサ２は、メ
［り装置Ｕ３のメモリーのメモリ部Ｍ　　”　Ｍ　（Ｎ
−１）中の、同じ番地のメモり部で、メモリ装置Ｕ１の
メモリーのメモリ部Ｍ　Ｏ””Ｍ　（Ｎｌ）中といまだ
同じ情報内容になっていないメモリ部を検知することが
できる。

このため、その検知出力にもとずき、メモリ装置ｕ３の
メモリーのメモリ部Ｍ。−Ｍ　（Ｎ−１）中の、同じ番
地のメモリ部で、メ［り装置Ｕ１のメモリーのメモリ部
といまだ同じ情報内容になっていないメモリ部の全てま
たは一部に、それらと同じ番地のメモリ装置Ｕ１のメモ
リーのメモリ部の情報が、それぞれ順次書込まれるよう
に、メモリ装置Ｕ１及びＵ３のメモリ制御部３が、プロ
セッサ２側から制御される。

さ、らに、本発明による情報処理装置のメモリ制御方式
の他の例では、メモリ制御部３から、メモリ装置Ｕ３の
フラグ４において、そのメモリ部Ｆ　　−Ｆ　　　　中
のメモリ部が２値表示で０　　　（Ｎ−１） 「１」で設定されるごとに、それを表す情報が、入出力
端間に＋１回路９を接続しているカウンタ８に供給され
、よって、そのカウンタ８によって、メモリ装置Ｕ３の
７ラグ４におけるメモリ部Ｆ。−Ｆ（Ｎ−１）中の２値
表示で「１」になったメモリ部の数、従って、メモリー
！１ＬＪ３のメモリーのメモリ部Ｍ　　”　Ｍ　（Ｎ−
１）中の、同じ番地のメモリ部で、メモリ装置Ｕ１のメ
モリーのメモリ部と同じ情報内容にすでになった、また
はいまだなっていないメモリ部の数を計数させ、その計
数出力を、予定の値に設定された数値レジスター１から
の設定値出力が一方の入力端に供給されている比較回路
１０の他方に供給させ、両者が一致したとき、そのこと
を表す出力がプロセッサ２に供給される。

このため、メモリ装置Ｕ３のメモリ１のメモリ部Ｍ。〜
Ｍ（Ｎ−１）中の、同じ番地のメモリ部で、メモリ装置
Ｕ１のメモリ１のメモリ部といまだ同じ情報内容になっ
ていないメモリ部の全てまたは一部に、それらと同じ番
地のメモリ装置Ｕ１のメモり１のメモリ部の情報がそれ
ぞれ順次書込まれるように、メモリ装置Ｕ１及びＵ３の
メモリ制御部２が制御される。

また、本発明による情報処理装置のメモリル＋制御方式
のさらに他の例によれば、時間を入り情報が、その時間
情報レジスタ１３から、一方の入力端に供給されている
比較回路１２の他方の入力端に、タイマ１４からの時間
情報が供給され、両省が一致したとき、そのことを表す
出力が、プロセッサ２に供給される。

このため、メモリ装！ｆｆＵ３のメモリ１のメモリ部Ｍ
。−Ｍ　（Ｎ−１）中の、同じ番地のメモリ部で、メモ
リ装ｆｉｌｔＪ１のメモリ１のメモリ部といまだ同じ情
報内容になっていないメモリ部の全てまたは一部に、そ
れらと同じ番地のメモリ装置Ｕ１のメモリ１のメモリ部
の情報がそれぞれ順次書込まれるように、メモリ装置Ｕ
１及びＵ３のメモリ制御部２が制御される。

以上が、本発明による情報処理装置のメモリ制御方式の
実施例である。

このような本発明による情報処理装置のメモリ制御方式
によれば、作用効果の欄で上述したと同様の作用効果が
４１られることは明らかである。

【図面の簡単な説明】

図は、本発明による情報処理装置のメモリ制御方式の実
施例を示す路線的系統図である。 Ｕ１、Ｕ２・・・・・・メモリ装置 １・・・・・・・・・・・・・・・・・・メモリＭ０〜
Ｍ（Ｎ−１） ・・・・・・・・・・・・・・・・・・メモリ部２・・
・・・・・・・・・・・・・・・・プロセッサ３・・・
・・・・・・・・・・・・・・・メモリ制御部４・・・
・・・・・・・・・・・・・・・フラグ「０〜Ｆ（Ｎ−
１） ・・・・・・・・・・・・・・・・・・メモリ部５・・
・・・・・・・・・・・・・・・・ＩＤレジスタ６・・
・・・・・・・・・・・・・・・・比較回路７・・・・
・・・・・・・・・・・・・・アンド回路８・・・・・
・・・・・・・・・・・・・カウンタ９・・・・・・・
・・・・・・・・・・・＋１回路１０・・・・・・・・
・・・・・・・・・・比較回路１１・・・・・・・・・
・・・・・・・・・数値レジスタ１２・・・・・・・・
・・・・・・・・・・比較回路１３・・・・・・・・・
・・・・・・・・・時間レジスタ１４・・・・・・・・
・・・・・・・・・・タイマ出願人　　日本電信電話株
式会社

Claims (1)

1. 【特許請求の範囲】 １、複数Ｎ個の第０、第１、第２・・・・・・・・・第
   （Ｎ−１）番地のメモリ部Ｍ＿０、Ｍ＿１・・・・・・
   ・・・Ｍ＿（＿Ｎ＿−＿１＿）を有するメモリを搭載し
   ている少くとも２個の第１及び第２のメモリ装置を有し
   、 上記第１及び第２のメモリ装置のメモリの第ｉ番地（ｉ
   ＝０、１・・・・・・・・・（Ｎ−１））のメモリ部Ｍ
   ＿ｉに、プロセッサからの互に同じ内容を有する情報を
   同時的に書込むようになされ、 上記第２のメモリ装置を、そのメモリに障害が生じたた
   め、上記第２のメモリ装置と同様の新たな第３のメモリ
   装置に交換した場合、その第３のメモリ装置のメモリの
   第０、第１、第２・・・・・・・・・第（Ｎ−１）番地
   のメモリ部Ｍ＿０、Ｍ＿１、Ｍ＿２・・・・・・・・・
   Ｍ＿（＿Ｎ＿−＿１＿）が、上記第１のメモリ装置のメ
   モリの第０、第１、第２・・・・・・・・・第（Ｎ−１
   ）番地のメモリ部Ｍ＿０、Ｍ＿１、Ｍ＿２・・・・・・
   ・・・Ｍ＿（＿Ｎ＿−＿１＿）とそれぞれ同じ情報内容
   になるように、上記第３のメモリ装置を制御する情報処
   理装置のメモリ制御方式において、上記第３のメモリ装
   置に対し上記制御をする過程で、上記第３のメモリ装置
   のメモリの第０〜第（Ｎ−１）番地のメモリ部Ｍ＿０〜
   Ｍ＿Ｎ＿−＿１中の、同じ番地のメモリ部で、上記第１
   のメモリ装置のメモリのメモリ部といまだ同じ情報内容
   になっていないメモリ部を検知し、その検知出力に基ず
   き、上記第１のメモリ装置のメモリの第ｉ番地のメモリ
   部Ｍ＿ｉに上記プロセッサからの情報を書込むごとに、
   その情報を上記第３のメモリ装置のメモリの第ｉ番地の
   メモリ部Ｍ＿ｉに書込むか否かを決定することを特徴と
   する情報処理装置のメモリ制御方式。 ２、複数Ｎ個の第０、第１、第２・・・・・・・・・第
   （Ｎ−１）番地のメモリ部Ｍ＿０、Ｍ＿１・・・・・・
   ・・・Ｍ＿（＿Ｎ＿−＿１＿）を有するメモリを搭載し
   ている少くとも２個の第１及び第２のメモリ装置を有し
   、 上記第１及び第２のメモリ装置のメモリの第ｉ番地（ｉ
   ＝０、１・・・・・・・・・（Ｎ−１））のメモリ部Ｍ
   ＿ｉに、プロセッサからの互に同じ内容を有する情報を
   同時的に書込むようになされ、 上記第２のメモリ装置を、そのメモリに障害が生じたた
   め、上記第２のメモリ装置と同様の新たな第３のメモリ
   装置に交換した場合、その第３のメモリ装置のメモリの
   第０、第１、第２・・・・・・・・・第（Ｎ−１）番地
   のメモリ部Ｍ＿０、Ｍ＿１、Ｍ＿２・・・・・・・・・
   Ｍ＿（＿Ｎ＿−＿１＿）が、上記第１のメモリ装置のメ
   モリの第０、第１、第２・・・・・・・・・第（Ｎ−１
   ）番地のメモリ部Ｍ＿０、Ｍ＿１、Ｍ＿２・・・・・・
   ・・・Ｍ＿（＿Ｎ＿−＿１＿）とそれぞれ同じ情報内容
   になるように、上記第３のメモリ装置を制御する情報処
   理装置のメモリ制御方式において、上記第３のメモリ装
   置に対し上記制御をする過程で、上記第３のメモリ装置
   のメモリの第０〜第（Ｎ−１）番地のメモリ部Ｍ＿０〜
   Ｍ＿Ｎ＿−＿１中の、同じ番地のメモリ部で、上記第１
   のメモリ装置のメモリのメモリ部といまだ同じ情報内容
   になっていないメモリ部を検知し、その検知出力に基ず
   き、上記第１のメモリ装置のメモリの第ｉ番地のメモリ
   部Ｍ＿ｉに上記プロセッサからの情報を書込むごとに、
   その情報を上記第３のメモリ装置のメモリの第ｉ番地の
   メモリ部Ｍ＿ｉに書込むか否かを決定し、且つ 上記検知出力に基ずき、上記第３のメモリ装置のメモリ
   の第０〜第（Ｎ−１）番地のメモリ部Ｍ＿０〜Ｍ＿Ｎ＿
   −＿１中の、同じ番地のメモリ部で、上記第１のメモリ
   装置のメモリのメモリ部といまだ同じ情報内容になって
   いないメモリ部の全てまたは一部に、それらと同じ番地
   の第１のメモリ装置のメモリのメモリ部の情報がそれぞ
   れ順次書込まれるように、上記第１及び第３のメモリ装
   置を制御することを特徴とする情報処理装置のメモリ制
   御方式。 ３、複数Ｎ個の第０、第１、第２・・・・・・・・・第
   （Ｎ−１）番地のメモリ部Ｍ＿０、Ｍ＿１・・・・・・
   ・・・Ｍ＿（＿Ｎ＿−＿１＿）を有するメモリを搭載し
   ている少くとも２個の第１及び第２のメモリ装置を有し
   、 上記第１及び第２のメモリ装置のメモリの第ｉ番地（ｉ
   ＝０、１・・・・・・・・・（Ｎ−１））のメモリ部Ｍ
   ＿ｉに、プロセッサからの互に同じ内容を有する情報を
   同時的に書込むようになされ、 上記第２のメモリ装置を、そのメモリに障害が生じたた
   め、上記第２のメモリ装置と同様の新たな第３のメモリ
   装置に交換した場合、その第３のメモリ装置のメモリの
   第０、第１、第２・・・・・・・・・第（Ｎ−１）番地
   のメモリ部Ｍ＿０、Ｍ＿１、Ｍ＿２・・・・・・・・・
   Ｍ＿（＿Ｎ＿−＿１＿）が、上記第１のメモリ装置のメ
   モリの第０、第１、第２・・・・・・・・・第（Ｎ−１
   ）番地のメモリ部Ｍ＿０、Ｍ＿１、Ｍ＿２・・・・・・
   ・・・Ｍ＿（＿Ｎ＿−＿１＿）とそれぞれ同じ情報内容
   になるように、上記第３のメモリ装置を制御する情報処
   理装置のメモリ制御方式において、上記第３のメモリ装
   置に対し上記制御をする過程で、上記第３のメモリ装置
   のメモリの第０〜第（Ｎ−１）番地のメモリ部Ｍ＿０〜
   Ｍ＿Ｎ＿−＿１中の、同じ番地のメモリ部で、上記第１
   のメモリ装置のメモリのメモリ部といまだ同じ情報内容
   になっていないメモリ部を検知し、その検知出力に基ず
   き、上記第１のメモリ装置のメモリの第ｉ番地のメモリ
   部Ｍ＿ｉに上記プロセッサからの情報を書込むごとに、
   その情報を上記第３のメモリ装置のメモリの第ｉ番地の
   メモリ部Ｍ＿ｉに書込むか否かを決定し、且つ 上記第３のメモリ装置に対し上記制御をする過程で、上
   記第３のメモリ装置のメモリの第０〜第（Ｎ−１）番地
   のメモリ部Ｍ＿０〜Ｍ＿（＿Ｎ＿−＿１＿）中の、同じ
   番地のメモリ部で、第１のメモリ装置のメモリのメモリ
   部と同じ情報内容にすでになったまたはいまだなってい
   ないメモリ部の数を計数し、それが予定値になった場合
   、上記第３のメモリ装置のメモリの第０〜第（Ｎ−１）
   番地のメモリ部Ｍ０〜Ｍ（Ｎ＿−＿１＿）中の、同じ番
   地のメモリ部で、第１のメモリ装置のメモリのメモリ部
   といまだ同じ情報内容になっていないメモリ部の全てま
   たは一部に、それらと同じ番地の第１のメモリ装置のメ
   モリのメモリ部の情報がそれぞれ順次書込まれるように
   、上記第１及び第３のメモリ装置を制御することを特徴
   とする情報処理装置のメモリ制御方式。 ４、複数Ｎ個の第０、第１、第２・・・・・・・・・第
   （Ｎ−１）番地のメモリ部Ｍ＿０、Ｍ＿１・・・・・・
   ・・・Ｍ＿（＿Ｎ＿−＿１＿）を有するメモリを搭載し
   ている少くとも２個の第１及び第２のメモリ装置を有し
   、 上記第１及び第２のメモリ装置のメモリの第ｉ番地（ｉ
   ＝０、１・・・・・・・・・（Ｎ−１））のメモリ部Ｍ
   ＿ｉに、プロセッサからの互に同じ内容を有する情報を
   同時的に書込むようになされ、 上記第２のメモリ装置を、そのメモリに障害が生じたた
   め、上記第２のメモリ装置と同様の新たな第３のメモリ
   装置に交換した場合、その第３のメモリ装置のメモリの
   第０、第１、第２・・・・・・・・・第（Ｎ−１）番地
   のメモリ部Ｍ＿０、Ｍ＿１、Ｍ＿２・・・・・・・・・
   Ｍ＿（＿Ｎ＿−＿１＿）が、上記第１のメモリ装置のメ
   モリの第０、第１、第２・・・・・・・・・第（Ｎ−１
   ）番地のメモリ部Ｍ＿０、Ｍ＿１、Ｍ＿２・・・・・・
   ・・・Ｍ＿（＿Ｎ＿−＿１＿）とそれぞれ同じ情報内容
   になるように、上記第３のメモリ装置を制御する情報処
   理装置のメモリ制御方式において、上記第３のメモリ装
   置に対し上記制御をする過程で、上記第３のメモリ装置
   のメモリの第０〜第（Ｎ−１）番地のメモリ部Ｍ＿０〜
   Ｍ＿Ｎ＿−＿１中の、同じ番地のメモリ部で、上記第１
   のメモリ装置のメモリのメモリ部といまだ同じ情報内容
   になっていないメモリ部を検知し、その検知出力に基ず
   き、上記第１のメモリ装置のメモリの第ｉ番地のメモリ
   部Ｍ＿ｉに上記プロセッサからの情報を書込むごとに、
   その情報を上記第３のメモリ装置のメモリの第ｉ番地の
   メモリ部Ｍ＿ｉに書込むか否かを決定し、且つ 上記第３のメモリ装置に対し上記制御をする過程で、予
   定の時間を経過した場合、上記第３のメモリ装置のメモ
   リの第０〜第（Ｎ−１）番地のメモリ部Ｍ＿０〜Ｍ＿（
   ＿Ｎ＿−＿１＿）中の、同じ番地のメモリ部で、第１の
   メモリ装置のメモリのメモリ部といまだ同じ情報内容に
   なっていないメモリ部の全てまたは一部に、それらと同
   じ番地の第１のメモリ装置のメモリのメモリ部の情報が
   それぞれ順次書込まれるように、上記第１及び第３のメ
   モリ装置を制御することを特徴とする情報処理装置のメ
   モリ制御方式。