JPH04137135A - プログラムメモリ制御回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はプログラムメモリ制御回路に関し、特に情報処
理装置におけるプログラム制御を行うコントローラ部に
関する。

〔従来の技術〕

従来この種のプログラムメモリ制御回路は第３図に示す
ように書きこみ不可能なプログラムメモリ２１の内容に
誤りが検知された時修正する方法として２つの対策がと
られていた。１つはプログラムメモリ２１を変換する方
法、そしてもう１つは修正の必要のあるデータを記憶さ
せた読み出し可能で書き換え不可能な補助メモリ２２と
、修正箇所であることを判別できるデータを記憶させた
書き換え不可能で読み出し可能な補助メモリ２３を追加
する方法である。

〔発明が解決しようとする課題〕

上述した従来の制御回路のうち前者は交換プログラムメ
モリを作るのに大変手間がかかりメモリ交換は物理的に
も困難である場合があること、後者は部品を追加するた
けて済むが読み出し可能で書き換え不可能なプロクラム
メモリが複数個必要であることなと経済性がよくないと
いう欠点がある。

〔課題を解決するための手段〕

本発明のプログラムメモリ制御回路は、アドレスバスと
データバスとを有するマイクロプロセッサと、該アドレ
スバスを入力とし、該データバスを出力とする読み出し
可能て書きこみ不可能なプログラムメモリとを有するマ
イクロプロセッサシステムにお！／）で、該アドレスバ
スを入力とし、修正データテーブルと修正データを書き
こんだ読み出し可能で書き換え不可能な補助メモリと、
該補助メモリの出力データを入力とし、補助メモリの出
力イネーブル信号と、該補助メモリの出力データを入力
としデータバッファイネーブル信号とを出力とするセレ
クト回路と、データバスを出力とするデータバッファと
を有する。

〔実施例〕 次に本発明の実施例について図面を参照して説明する。

第１図は本発明の一実施例を示す。第１図において、本
発明の一実施例はアドレスバスとデータバスとを有する
マイクロプロセッサ４と、アドレスバスを入力信号とし
、データバスを出力とする読み出し可能で書きかえ不可
能なプログラムメモリ１とを有するマイクロプロセッサ
システムで、アドレスバスの一部とセレクタ回路の出力
データをアドレス入力とし、出力データを逆比する補助
メモリ２と、補助メモリ２の出力データによってプログ
ラムメモリ１か又はデータバッファ５かどちらか一方を
有効にする信号と、補助メモリ２のアドレス信号の一部
を出力するセレクタ回路３と、セレクタ回路３から出力
されるイネ−フル信号によってアクテイフになるデータ
バッファ５とを含む。

マイクロプロセッサ４はアドレスバスａを読み出し可能
で書きこみ不可能なプログラムメモリ１と同様に読み出
し可能で書きこみ不可能な補助メモリ２の入力の一部に
接続する。補助メモリ２にはあかしめ修正データ箇所を
示すテーブルと修正データとを書きこんでおき、テーブ
ル内の各ブロックにはプログラムメモリ１の該当ブロッ
クが修正を必要とするか否かのデータと必要である場合
の修正データのアドレスと修正データを第２図に示すよ
うに書きこんでおく。補助メモリ２の残りのアドレス入
力にはセレクタ回路３の出力を接続する。又、補助メモ
リ２の出力データｆは、データバッファの入力とセレク
タ回路３の入力とに接続する。セレクタ回路３は、テー
ブルのデータを元に現在アクセス中のブロックに修正が
必要でないならばプログラムメモリ１をイネーブルにす
る信号すと、データバッファ５をディスイネーブルにす
る信号Ｃとを出力する。現在アクセス中のブロックに修
正が必要ならば、プログラムメモリ１をディスイネーブ
ルにする信号すとデータバッファ５をイネーブルにする
信号Ｃと補助メモリ２の該当ブロックアドレスｅとを出
力する。補助メモリ２はアドレスｅによってデータｆを
出力し、この時データバッファ５はイネーブルになって
いるので、データｆはそのままデータバスｄとして出力
される。

〔発明の効果〕

以上説明したように本発明は読み出し可能で書きこみ不
可能なプログラムメモリのデータ修正をメモリ変換を行
わずに１個のメモリを追加するだけて行うことができる
ため、容量、個数共に最小限に抑えることかできる。更
に本発明のプログラムメモリ制御回路はＧ／Ａ、ＰＡＬ
の半導体集積回路を用いることによってきわめて安価に
実現することかてき、経済的である。

【図面の簡単な説明】

第１図は本発明の一実施例を示すブロック図、第２図は
本実施例の補助メモリのデータフォーマットを示す図、
第３図は従来のメモリ制御回路を示す図である。 １・・・プログラムメモリ、２・・・補助メモリ、３・
・・セレクタ回路、４・・・マイクロプロセッサ、５・
・・データバッファ、ａ・・・アドレスバス、ｂ・・・
プログラムメモリイネーブル信号、Ｃ・・・データバッ
ファイネーブル信号、ｄ・・・データバス、ｅ・・・補
助メモリアドレス、ｆ・・・補助メモリ出力データ。

Claims (1)

【特許請求の範囲】
1. 　アドレスバスとデータバスとを有するマイクロプロセ
   ッサと、該アドレスバスを入力とし、該データバスを出
   力とする読み出し可能で書きかえ不可能なプログラムメ
   モリとを有するマイクロプロセッサシステムにおいて、
   該アドレスバスを入力とし、修正データテーブルと修正
   データを書き込んだ読出し可能で書き換え不可能な補助
   メモリと、該補助メモリの出力データによって前記プロ
   グラムメモリか又は前記データバッファかどちらか一方
   を有効にする信号と、前記補助メモリのアドレス信号の
   一部を出力するセレクタ回路と、該セレクタ回路から出
   力されるイネーブル信号によつてアクティブになるデー
   タバッファとを有することを特徴とするプログラムメモ
   リ制御回路。