JPS63111548A - アドレス比較装置 - Google Patents
アドレス比較装置Info
- Publication number
- JPS63111548A JPS63111548A JP61255832A JP25583286A JPS63111548A JP S63111548 A JPS63111548 A JP S63111548A JP 61255832 A JP61255832 A JP 61255832A JP 25583286 A JP25583286 A JP 25583286A JP S63111548 A JPS63111548 A JP S63111548A
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- JP
- Japan
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- processor
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- Pending
Links
- 238000001514 detection method Methods 0.000 claims description 4
- 230000010365 information processing Effects 0.000 claims description 4
- 238000010276 construction Methods 0.000 abstract 1
- 238000000034 method Methods 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 230000006399 behavior Effects 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000002699 waste material Substances 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、情報処理装置において用いるアドレス比較装
置に関するものである。
置に関するものである。
従来、この種のアドレス比較装置は、ファームウェアに
より動作するプロセッサを内蔵する情報処理装置におい
てその障害探索手段の一つとして広く用いられている。
より動作するプロセッサを内蔵する情報処理装置におい
てその障害探索手段の一つとして広く用いられている。
−Ｊ’Ｇ的な構成要素として、比較すべきアドレスを外
部から設定し、格納する比較アドレス格納回路と、その
出力をファームウェアアドレスバスのデータと比較し、
一致した場合に一致信号を出力する比較回路とを有して
いる。そして、例えばあるルーチンへの侵入のタイミン
グを知るためとか、あるいは特定のアドレスを処理が通
過するタイミングを知るために用いられている。
部から設定し、格納する比較アドレス格納回路と、その
出力をファームウェアアドレスバスのデータと比較し、
一致した場合に一致信号を出力する比較回路とを有して
いる。そして、例えばあるルーチンへの侵入のタイミン
グを知るためとか、あるいは特定のアドレスを処理が通
過するタイミングを知るために用いられている。
ところでこのような従来のアドレス比較装置では、侵入
のタイミングを知ろうとするルーチンが複数の入口を持
っている場合、あるいは複数のアドレスを処理が通過す
るタイミングを知りたい場合には、複数のアドレス比較
回路を並列に並べて用いないかぎり不可能であった。
のタイミングを知ろうとするルーチンが複数の入口を持
っている場合、あるいは複数のアドレスを処理が通過す
るタイミングを知りたい場合には、複数のアドレス比較
回路を並列に並べて用いないかぎり不可能であった。
本発明の目的は、複数のアドレスの比較が行え、しかも
ハードウェアの規模が小さいアドレス比較装置を提供す
ることにある。
ハードウェアの規模が小さいアドレス比較装置を提供す
ることにある。
ｃ問題点を解決するための手段）
本発明のアドレス比較装置は、ファームウェアにより動
作するプロセッサを内蔵する情報処理装置において、 比較アドレスデータを格納するデータレジスタと、 前記プロセッサ上で動作する前記ファームウェアを格納
するとともに比較マークデータを格納するメモリと、 前記データレジスタに格納された前記比較アドレスデー
タに該当する前記メモリのアドレスに前記比較マークデ
ータを格納するデータ書き込み手段と、 前記プロセッサにより前記メモリから前記ファームウェ
アと共に読み出された前記比較マークデータを検出し、
このデータを検出したとき、前記プロセッサが前記比較
アドレスデータに該当する前記メモリのアドレスをアク
セスしたことを示す信号を出力する信号検出手段とを有
することを特徴とする。
作するプロセッサを内蔵する情報処理装置において、 比較アドレスデータを格納するデータレジスタと、 前記プロセッサ上で動作する前記ファームウェアを格納
するとともに比較マークデータを格納するメモリと、 前記データレジスタに格納された前記比較アドレスデー
タに該当する前記メモリのアドレスに前記比較マークデ
ータを格納するデータ書き込み手段と、 前記プロセッサにより前記メモリから前記ファームウェ
アと共に読み出された前記比較マークデータを検出し、
このデータを検出したとき、前記プロセッサが前記比較
アドレスデータに該当する前記メモリのアドレスをアク
セスしたことを示す信号を出力する信号検出手段とを有
することを特徴とする。
［実施例〕
次に本発明の実施例について図面を参照して説明する。
第１図は本発明の一実施例を示すブロック図である。こ
のアドレス比較装置は、比較アドレス設定のために与え
られたアドレスデータを一旦格納する比較アドレス通知
レジスタ１と、プロセッサ２と、プロセッサ２上で動作
するファームウェアを格納するファームウェア格納用メ
モリ３と、設定した比較アドレスとプロセッサ２がアク
セスしたアドレスとが一致したとき一致信号を出力する
一致検出回路４とによって構成されている。
のアドレス比較装置は、比較アドレス設定のために与え
られたアドレスデータを一旦格納する比較アドレス通知
レジスタ１と、プロセッサ２と、プロセッサ２上で動作
するファームウェアを格納するファームウェア格納用メ
モリ３と、設定した比較アドレスとプロセッサ２がアク
セスしたアドレスとが一致したとき一致信号を出力する
一致検出回路４とによって構成されている。
次に、動作の説明として、先ず比較アドレスの設定を行
う場合の各部の動作について説明する。
う場合の各部の動作について説明する。
なお、プロセッサ２は通常の動作を行っている状態にあ
るものとする。先ず外部より比較アドレスａを比較アド
レス通知レジスタ１に設定し、処理要求信号すをプロセ
ッサ２に送る。処理要求信号すを受けたプロセッサ２は
第２図に示したフローチャートにしたがって動作する。
るものとする。先ず外部より比較アドレスａを比較アド
レス通知レジスタ１に設定し、処理要求信号すをプロセ
ッサ２に送る。処理要求信号すを受けたプロセッサ２は
第２図に示したフローチャートにしたがって動作する。
すなわち、プロセッサ２はこの信号すを受けると、比較
アドレス通知レジスタ１から比較アドレスを読み出しく
ステップ２１）、ファームウェア格納用メモリ３から、
この比較アドレスに該当するアドレスに格納されている
データを読み出す（ステップ２２）。ファームウェア格
納用メモリ３の各アドレスは本来のデータ以外に比較マ
ークデータを格納するためのビット（ビット数は、例え
ば１ビツト）を持っており、プロセッサ２は読み出した
データに比較マークデータｅを付けて同じアドレスに再
び書き込む（ステップ２３）。再書き込みが終了すると
プロセッサ２は処理終了信号ｄを出力し、その旨を外部
に通知する（ステップ２４）。さらに比較すべきアドレ
スがある場合には、すなわち複数のアドレスを比較する
場合には、再び比較アドレスを比較アドレス通知レジス
タ１に与え、処理要求信号すを入力する。プロセッサ２
はこれにより上記の動作を操り返す。このような比較ア
ドレス設定動作はプロセッサ２を停止させることなく、
通常の動作の合間に行われる。
アドレス通知レジスタ１から比較アドレスを読み出しく
ステップ２１）、ファームウェア格納用メモリ３から、
この比較アドレスに該当するアドレスに格納されている
データを読み出す（ステップ２２）。ファームウェア格
納用メモリ３の各アドレスは本来のデータ以外に比較マ
ークデータを格納するためのビット（ビット数は、例え
ば１ビツト）を持っており、プロセッサ２は読み出した
データに比較マークデータｅを付けて同じアドレスに再
び書き込む（ステップ２３）。再書き込みが終了すると
プロセッサ２は処理終了信号ｄを出力し、その旨を外部
に通知する（ステップ２４）。さらに比較すべきアドレ
スがある場合には、すなわち複数のアドレスを比較する
場合には、再び比較アドレスを比較アドレス通知レジス
タ１に与え、処理要求信号すを入力する。プロセッサ２
はこれにより上記の動作を操り返す。このような比較ア
ドレス設定動作はプロセッサ２を停止させることなく、
通常の動作の合間に行われる。
比較すべきアドレスすべての設定を終了したら、外部か
ら比較指示信号Ｃを入力する。−数構出回路４はこの信
号Ｃを受けると、以後プロセッサ命令が実行されるごと
にファームウェア格納用メモＩＪ ３から比較マークデ
ータｅが出力されたか否かをチェックし、比較マークデ
ータｅが出力された場合には一致信号ｆを出力する。こ
の信号によって外部では、プロセッサ２が特定のアドレ
スをアクセスしたことを知ることができる。
ら比較指示信号Ｃを入力する。−数構出回路４はこの信
号Ｃを受けると、以後プロセッサ命令が実行されるごと
にファームウェア格納用メモＩＪ ３から比較マークデ
ータｅが出力されたか否かをチェックし、比較マークデ
ータｅが出力された場合には一致信号ｆを出力する。こ
の信号によって外部では、プロセッサ２が特定のアドレ
スをアクセスしたことを知ることができる。
以上説明したように本発明のアドレス比較装置では、フ
ァームウェア格納用メモリに比較マークデータ用のビッ
トを設け、これにあらかじめ書き込んでおいた比較マー
クデータを検出することにより、プロセッサが特定のア
ドレスをアクセスしたことを示す信号を出力するように
なっている。
ァームウェア格納用メモリに比較マークデータ用のビッ
トを設け、これにあらかじめ書き込んでおいた比較マー
クデータを検出することにより、プロセッサが特定のア
ドレスをアクセスしたことを示す信号を出力するように
なっている。
従って、複数のアドレスの比較を最小限のハードウェア
構成で容易に実現することができる。
構成で容易に実現することができる。
本発明のアドレス比較装置では、ファームウェア格納用
メモリの容量は大きくなるが、その程度は１ビツト分あ
るいは高々数ビット分であり、僅かである。また、近年
のメモリの高性能化は目ざましいものがあり、ビット当
たりのコストは減少傾向にある。従って、メモリ容量の
僅かな増加はほとんど問題とはならない。
メモリの容量は大きくなるが、その程度は１ビツト分あ
るいは高々数ビット分であり、僅かである。また、近年
のメモリの高性能化は目ざましいものがあり、ビット当
たりのコストは減少傾向にある。従って、メモリ容量の
僅かな増加はほとんど問題とはならない。
さらに、１つのメモリチップの構成は、例えば６４ｋＷ
Ｘ ｌビットのようにデータ幅が１ビツトのものの他は
、１６ｋＷｘ ４ビツト、２ｋＷｘ３ビツトなど４の倍
数のデータ幅が大勢を占めている。このようなメモリを
用いてファームウェア格納用メモリを構成し、例えば命
令幅１６ビツト×パリティビット２ビットで、容ｆｆ１
１６に−のような場合、１６ｋＷｘ ４ビツトのメモリ
チップを５個使用して構成してもメモリの２ビツト分は
未使用となり、無駄が生じる。そこで、このような未使
用のビットを比較マークデータの格納用として用いるこ
とにより、メモリの無駄を無くし、しかも複数アドレス
のアドレス比較をメモリ容量の増加を伴うこと無く行う
ことができる。
Ｘ ｌビットのようにデータ幅が１ビツトのものの他は
、１６ｋＷｘ ４ビツト、２ｋＷｘ３ビツトなど４の倍
数のデータ幅が大勢を占めている。このようなメモリを
用いてファームウェア格納用メモリを構成し、例えば命
令幅１６ビツト×パリティビット２ビットで、容ｆｆ１
１６に−のような場合、１６ｋＷｘ ４ビツトのメモリ
チップを５個使用して構成してもメモリの２ビツト分は
未使用となり、無駄が生じる。そこで、このような未使
用のビットを比較マークデータの格納用として用いるこ
とにより、メモリの無駄を無くし、しかも複数アドレス
のアドレス比較をメモリ容量の増加を伴うこと無く行う
ことができる。
第１図は本発明の一実施例を示すブロック図、第２図は
第１図の実施例におけるプロセッサの動作を示すフロー
チャートである。 １・・・・・比較アドレス通知レジスフ２・・・・・プ
ロセッサ ３・・・・・ファームウェア格納用メモリ４・・・・・
−数構出回路
第１図の実施例におけるプロセッサの動作を示すフロー
チャートである。 １・・・・・比較アドレス通知レジスフ２・・・・・プ
ロセッサ ３・・・・・ファームウェア格納用メモリ４・・・・・
−数構出回路
Claims (1)
- （１）ファームウェアにより動作するプロセッサを内蔵
する情報処理装置において、 比較アドレスデータを格納するデータレジスタと、 前記プロセッサ上で動作する前記ファームウェアを格納
するとともに比較マークデータを格納するメモリと、 前記データレジスタに格納された前記比較アドレスデー
タに該当する前記メモリのアドレスに前記比較マークデ
ータを格納するデータ書き込み手段と、 前記プロセッサにより前記メモリから前記ファームウェ
アと共に読み出された前記比較マークデータを検出し、
このデータを検出したとき、前記プロセッサが前記比較
アドレスデータに該当する前記メモリのアドレスをアク
セスしたことを示す信号を出力する信号検出手段とを有
することを特徴とするアドレス比較装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61255832A JPS63111548A (ja) | 1986-10-29 | 1986-10-29 | アドレス比較装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61255832A JPS63111548A (ja) | 1986-10-29 | 1986-10-29 | アドレス比較装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63111548A true JPS63111548A (ja) | 1988-05-16 |
Family
ID=17284222
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61255832A Pending JPS63111548A (ja) | 1986-10-29 | 1986-10-29 | アドレス比較装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63111548A (ja) |
-
1986
- 1986-10-29 JP JP61255832A patent/JPS63111548A/ja active Pending
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