JPS61849A - マイクロコンピユ−タの割込制御方式 - Google Patents
マイクロコンピユ−タの割込制御方式Info
- Publication number
- JPS61849A JPS61849A JP11995284A JP11995284A JPS61849A JP S61849 A JPS61849 A JP S61849A JP 11995284 A JP11995284 A JP 11995284A JP 11995284 A JP11995284 A JP 11995284A JP S61849 A JPS61849 A JP S61849A
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- JP
- Japan
- Prior art keywords
- register
- line
- interrupt
- microcomputer
- vector number
- Prior art date
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- Pending
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/24—Handling requests for interconnection or transfer for access to input/output bus using interrupt
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Bus Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、マイクロコンピュータの割込制御方式に係り
、コンパクトな割込処理手続きを作成するのに好適な割
込処理方式に関する。
、コンパクトな割込処理手続きを作成するのに好適な割
込処理方式に関する。
近年急速に発達してきたマイクロコンピュータにおいて
は、割込制御を、例外ベクタを用いて統一的に処理する
方法が一般的である。
は、割込制御を、例外ベクタを用いて統一的に処理する
方法が一般的である。
第１図にマイクロコンピュータの構成例を示す。
１はマイクロプロセッサユニット（以下ＭＰＵと略す）
を搭載したＭＰＵボード、２及び３は主記憶装置、４及
び５は入出力制御回路、６及び７は外部機器、８はシス
テムバスである。外部機器からのサービス要求やステー
タス報告は、入出力制御装置４・５を通して、システム
バス８上に載せられ、ＭＰＵボード１上のＭＰＵに、割
込みとして印加される。
を搭載したＭＰＵボード、２及び３は主記憶装置、４及
び５は入出力制御回路、６及び７は外部機器、８はシス
テムバスである。外部機器からのサービス要求やステー
タス報告は、入出力制御装置４・５を通して、システム
バス８上に載せられ、ＭＰＵボード１上のＭＰＵに、割
込みとして印加される。
印加された割込みに対し、ＭＰＵはシステムバス８上に
割込認可信号を載せる。入出力制御装置４・５は自身の
割込要求が認可された時、あらかじめ自身に割当てられ
ているベクタ番号をシステムバス８上に載せる。ＭＰＵ
はとのベクタ番号をとり込んだ後、主記憶２・３上に記
憶されているペクタテーブルに従い、該当する割込処理
手続に制御を移す。
割込認可信号を載せる。入出力制御装置４・５は自身の
割込要求が認可された時、あらかじめ自身に割当てられ
ているベクタ番号をシステムバス８上に載せる。ＭＰＵ
はとのベクタ番号をとり込んだ後、主記憶２・３上に記
憶されているペクタテーブルに従い、該当する割込処理
手続に制御を移す。
第３図は、ベクタテーブル８と処理手続き４拳５・６と
の関係を示す。ベクタテーブル８には先頭から、各ベク
タ番号に対応する処理手続きのエントリポイントが、ベ
クタ番号順に配置されている。
の関係を示す。ベクタテーブル８には先頭から、各ベク
タ番号に対応する処理手続きのエントリポイントが、ベ
クタ番号順に配置されている。
マイクロコンピュータを実際業務に適用する場合、第１
図に示す外部機器６・７が多くなるが、入出力制御装置
４・５は、標準化することによりその種類を減らし、従
って、対応する割込処理手続きも、その種類を減らすの
が一般的である。しかし、割込処理手続きを完全に共通
化し、ベクタテーブル内に同一アドレスを記憶すること
は、割込処理手続きから割込の発生元を知ることができ
ないため、できない。この場合には、第４図に示すよう
に、ベクタテーブル９の各エントリ、２・３には該当す
る割込処理手続き６・７のエントリポイントを登鎌する
が、割込処理手続６．７の内では単に、当該割込みを識
別するもの（例えば、ベクタ番号）を、レジスタ５へ設
定するだけの手続き９−１０を実行した後、共通手続き
８を実行する構成をとる。この構成では、手続き９・１
０の部分が各割込処理手続き内に必要となる欠点がある
。
図に示す外部機器６・７が多くなるが、入出力制御装置
４・５は、標準化することによりその種類を減らし、従
って、対応する割込処理手続きも、その種類を減らすの
が一般的である。しかし、割込処理手続きを完全に共通
化し、ベクタテーブル内に同一アドレスを記憶すること
は、割込処理手続きから割込の発生元を知ることができ
ないため、できない。この場合には、第４図に示すよう
に、ベクタテーブル９の各エントリ、２・３には該当す
る割込処理手続き６・７のエントリポイントを登鎌する
が、割込処理手続６．７の内では単に、当該割込みを識
別するもの（例えば、ベクタ番号）を、レジスタ５へ設
定するだけの手続き９−１０を実行した後、共通手続き
８を実行する構成をとる。この構成では、手続き９・１
０の部分が各割込処理手続き内に必要となる欠点がある
。
また、このような共通処理は、特に、ＭＰＵには備わっ
ているが業務への適用時には用いられていない割込ベク
タに対し、共通の異常処理・異常記録手続きを設ける時
に必要となる。こうし光場合にも、異常割込の発生した
ベクタの種類を記録するために、第４図に示す構成をと
る必要があるため、上記と同様に、９・１００手続きが
必要となる。
ているが業務への適用時には用いられていない割込ベク
タに対し、共通の異常処理・異常記録手続きを設ける時
に必要となる。こうし光場合にも、異常割込の発生した
ベクタの種類を記録するために、第４図に示す構成をと
る必要があるため、上記と同様に、９・１００手続きが
必要となる。
本発明の目的は、ＭＰＵにレジスタを付加しベクタ番号
をソフトウェアによらずに、このレジスタに設定するこ
とにより、コンパクトかつ高速な割込処理手続きを作成
することを可能とするにある。
をソフトウェアによらずに、このレジスタに設定するこ
とにより、コンパクトかつ高速な割込処理手続きを作成
することを可能とするにある。
本発明は、ＭＰＵが外部へ出す信号及び入出力制御信号
が外部へ出す信号を、ＭＰＵおよびシステムバスより受
信してこれを制御信号とすることにより、システムバス
上に載せられるベクタ番号をレジスタに設定するように
し、また、システムバス上のメモリアクセス信号をと９
出すことにより、このレジスタの値をＭＰＵより読出せ
るようにしたものである。
が外部へ出す信号を、ＭＰＵおよびシステムバスより受
信してこれを制御信号とすることにより、システムバス
上に載せられるベクタ番号をレジスタに設定するように
し、また、システムバス上のメモリアクセス信号をと９
出すことにより、このレジスタの値をＭＰＵより読出せ
るようにしたものである。
本発明の実施例を、第２図に示す。ＭＰＵＩはシステム
バス６に、データライン２、ファンクションライン３、
アドレスライン４を介して接続されている。ベクタ番号
レジスタ５は、データライン２上に流されるベクタ番号
をファンクションライン３上の信号を制御信号として用
いて取シ込み、ファンクションライン３及びアドレスラ
イン４上の信号に従い、その内容をデータライン２上に
流す。第６図は第２図のベクタ番号レジスタ５をよ沙詳
細に記したものである。１はレジスタでありデータライ
ンｚ上の値をフェッチする。フェッチするタイミングは
ファンクションライン３上の信号をデコーダ５でデコー
ドすることにより決定する。７は出力バッファであり、
データライン２上にレジスタ１の内容を６を通じて流す
時に用いられる。データライン２上に流すのは、アドレ
スライン４上に当レジスタが割付けられているアドレス
が指定された時であシ、そのタイミングはファンクショ
ンライン３上の制御信号により決定する。
バス６に、データライン２、ファンクションライン３、
アドレスライン４を介して接続されている。ベクタ番号
レジスタ５は、データライン２上に流されるベクタ番号
をファンクションライン３上の信号を制御信号として用
いて取シ込み、ファンクションライン３及びアドレスラ
イン４上の信号に従い、その内容をデータライン２上に
流す。第６図は第２図のベクタ番号レジスタ５をよ沙詳
細に記したものである。１はレジスタでありデータライ
ンｚ上の値をフェッチする。フェッチするタイミングは
ファンクションライン３上の信号をデコーダ５でデコー
ドすることにより決定する。７は出力バッファであり、
データライン２上にレジスタ１の内容を６を通じて流す
時に用いられる。データライン２上に流すのは、アドレ
スライン４上に当レジスタが割付けられているアドレス
が指定された時であシ、そのタイミングはファンクショ
ンライン３上の制御信号により決定する。
第５図は本実施例による割込処理手続きの模式図であり
、第４図に対応する。９はベクタテーブルであり、２・
３は割込処理７を同じくする割込みのエントリポイント
である。５はベクタ番号レジスタを示す。共通割込み処
理７の中では、まずレジスタ５の内容をと９込み、以後
は共通の割込み処理を行なう。単独の割込処理６．８で
はレジスタ５の内容をとシ込む必要はない。
、第４図に対応する。９はベクタテーブルであり、２・
３は割込処理７を同じくする割込みのエントリポイント
である。５はベクタ番号レジスタを示す。共通割込み処
理７の中では、まずレジスタ５の内容をと９込み、以後
は共通の割込み処理を行なう。単独の割込処理６．８で
はレジスタ５の内容をとシ込む必要はない。
本実施例によれば、割込み処理中の非共通処理部（第４
図の９・１０）に含まれる、レジスタ書込み命令、及び
制御を移行するだめの飛越命令が省略できるため、割込
処理の処理時間及び、プログラム容量が節約される。
図の９・１０）に含まれる、レジスタ書込み命令、及び
制御を移行するだめの飛越命令が省略できるため、割込
処理の処理時間及び、プログラム容量が節約される。
本発明では、ベクタ番号レジスタ及びそれをリード壷ラ
イトする回路を設けることにより、割込処理の高速化と
コンパクト化が画られる。
イトする回路を設けることにより、割込処理の高速化と
コンパクト化が画られる。
第１図はマイクロコンピュータ構成を示す図、第２図は
本発明の実施例を示す図、第３図は割込処理手続きとベ
クタテーブルとの対応を示す模式図、第４図は共通処理
が存在する時の模式図、第５図は実施例を示す図、第６
図は実施例の詳細図である。 １・・・ＭＰＵ、２・・・データライン、３・・・ファ
ンクションライン、４・・・アドレスライン、５・・・
ベクタ番号レジスタ、６・・・システムバス。
本発明の実施例を示す図、第３図は割込処理手続きとベ
クタテーブルとの対応を示す模式図、第４図は共通処理
が存在する時の模式図、第５図は実施例を示す図、第６
図は実施例の詳細図である。 １・・・ＭＰＵ、２・・・データライン、３・・・ファ
ンクションライン、４・・・アドレスライン、５・・・
ベクタ番号レジスタ、６・・・システムバス。
Claims (1)
- １、マイクロコンピュータの割込制御方式として、割込
みを印加した機器を識別するにあたって当該機器より報
告されるベクタ番号に従い、当該マイクロコンピュータ
が記憶装置内に記憶しているアドレステーブルより、当
該割込を処理する手続きのエントリポイントを取り出す
構成となっているマイクロプロセッサユニットを用いる
割込制御方式において、外部機器が印加するベクタ番号
を記憶し、割込みを処理する手続きより読出すことので
きるレジスタを有することを特徴とするマイクロコンピ
ュータの割込制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11995284A JPS61849A (ja) | 1984-06-13 | 1984-06-13 | マイクロコンピユ−タの割込制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11995284A JPS61849A (ja) | 1984-06-13 | 1984-06-13 | マイクロコンピユ−タの割込制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61849A true JPS61849A (ja) | 1986-01-06 |
Family
ID=14774253
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11995284A Pending JPS61849A (ja) | 1984-06-13 | 1984-06-13 | マイクロコンピユ−タの割込制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61849A (ja) |
-
1984
- 1984-06-13 JP JP11995284A patent/JPS61849A/ja active Pending
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