JPH03185540A - 記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 技術分野 本発明は記憶装置に関し、特に複数のメモリを有する記
憶装置に関するものである。

従来技術 この様な記憶装置において、複数のメモリが存在してい
る場合、あるメモリに不具合が生じると故障箇所以降の
メモリは使用することができず、連続したアドレス空間
を形成することができなくなる。

また、この様な記憶装置では、通常１つのメモリコント
ロールを用いて全メモリのテストを行うようになってい
るので、メモリコントロールが故障すると、そのシステ
ム全体が使用不可能となるという欠点もある。

発明の目的 そこで、本発明はこの様な従来のものの欠点を解決すべ
くなされたものであって、その目的とするところは、あ
るメモリ部で不具合が生じてもメモリアドレスバンクを
設定し直すことができるようにして、連続したメモリ空
間を形成可能な記憶装置を提供することにある。

本発明の他の目的は、メモリコントロールを各メモリ対
応に設けて、メモリコントロール部の故障に対しても、
システム全体を有効に利用することができる記憶装置を
提供することである。

発明の構成 本発明によれば、共通Ｉ／Ｏバスと、１〜Ｎまで順次ナ
ンバが付与されたＮ個のメモリと、これ等Ｎ個のメモリ
に夫々対応して設けられ前記Ｉ／Ｏバスと対応メモリと
の間の制御をなすＮ個のメモリコントロール部とを含む
記憶装置であって、前記メモリコントロール部の各々は
、システム立上げ時に対応メモリを診断チエデクして異
常有りの時そのメモリを前記Ｉ／Ｏバスから切離すよう
制御する手段と、前記メモリ診断により異常無しの時、
次ナンバのメモリへＩ／Ｏコマンドを発行すると共に前
ナンバのメモリからのＩ／Ｏコマンドに対して応答を発
行する手段と、前記応答を受けて前ナンバのメモリから
受けた装置ナンバ情報に１加算してこの応答を発行した
メモリへこれを送出する手段とを含み、第１ナンバのメ
モリに対する前記装置ナンバ情報を初期値Ｏとし、前記
次メモリから応答無しの時に前記Ｉ／Ｏコマンドを更に
次ナンバのメモリへ、前記応答が検出されるまで発行す
るように制御してなることを特徴とする記憶装置が得ら
れる。

実施例 本発明の実施例について図を参照して説明する。

第１図は本発明のシステム構成図である。１はメモリバ
ス、２は！ＩＯバスであり、＃１〜＃Ｎのメモリ４〜／
Ｏは夫々対応してメモリコントロール部３〜９を有して
おり、各メモリコントロール部のブロック図が第２図に
示されている。

このシステムにおいては、各記憶装置を構成するメモリ
素子の容量は全て同じとし、装置の構成を構成台数設定
スイッチ＃Ｏ（２２）によりＮ番目と設定する。このデ
ータはレジスタ＃１（１７）に格納される。装置ナンバ
はあらかじめＭ番目と番号を決めておき、装置ナンバス
イッチ＃１（２３）により設定する。ただし、Ｍに同じ
番号を設定してはならず、１≦Ｍ≦Ｎの範囲で設定する
。

そして、このデータはレジスタ＃２（１８）に格納され
る。

また、タイマ１５の設定もこのスイッチ＃１によって決
まるようにする。タイマ１５はナンバ設定値が大きいほ
ど時間は長くなるようにする。

レジスタ１ｔＯ（１６）に格納する情報としては、本装
置に送られてきた前の装置の装置ナンバ情報に加算器２
０により１加算したものが格納される。

更に、メモリバスインタフェース部１４は、レジスタ＃
０に格納された情報を基に本記憶装置のメモリアドレス
バンクを決めるものとする。

尚、１３はＩ／Ｏバスインタフェース、１９はレジスタ
＃１の内容から１を減算する減算器、２１はメモリ診断
回路、２４はメモリインタフェース、２５はメモリ素子
群を夫々示している。

まず、システム立上げ時に各装置のレジスタ＃０に初期
値として０を格納する。そして装置単位でメモリ診断回
路２１によりメモリ診断して異常の有無を判断する。そ
の結果、正常なら診断終了信号をメモリバスインタフェ
ースａｌ１４へ送り、異常ならメモリバス１へのアクセ
スを不可にする信号を出す。

またメモリ診断回路２１が故障を起こしたときも、メモ
リバスインタフェース部１４は信号が来ないことより異
常と見なし、メモリバス１のアクセスを不可とする。こ
の情報はＩ／Ｏバスインタフェース部１３にも送られ、
メモリインタフェース部１４と同様の判断をし、Ｉ／Ｏ
バス２のアクセスを制御する。

１番目として設定されている記憶装置では、メモリ診断
の結果異常がなかったら、Ｉ／Ｏバスインタフェース部
１３はＩ／Ｏバス２を獲得しにいく。

バスが獲得できたならば、２番目として設定されている
記憶装置に対してＩ／Ｏコマンドを発行し、それに対し
て応答があれば１番目の装置のレジスタ＃０の内容を読
出し、２番目の装置のレジスタ＃０に１を加算して格納
する。

それと同時に、１番目の装置のレジスタ＃０の内容はメ
モリバスインタフェース部１４にも送られ、この情報を
基にメモリバスインタフェース部１４はメモリアドレス
バンクを決定する。その後、Ｉ／Ｏバス２を放棄しセッ
トアツプを終了する。

次に、２番目の装置がＩ／Ｏバス２を獲得しにいき、１
番目の装置が行った動作と同様な動作を３番目の装置に
対して行う。これをＮ番目の装置まで以下順に繰返すの
である。

１番目の装置において、ここでもし発行した１１Ｏコマ
ンドに対して応答が２番目の装置からなかったら、２番
目の装置に何等かの異常が発生したものとして２番目の
装置へのアクセスを１Ｌめ、新たに３番目の記憶装置に
対してＩ／Ｏコマンドを発行し直す。そこでまたしても
応答がなければ、同様に４番目の装置に対してＩ／Ｏコ
マンドを発行し直す。

これを最大でレジスタ＃１に格納しであるデータからレ
ジスタ＃２に格納しであるデータを引いた回数だけ繰返
し行うことができる。この状態ではＮ−１回繰返せる。

つまりＭ台目の装置の時は最大Ｎ−Ｍ回繰返せる。Ｎ−
１回繰返したのちも発行したＩ／Ｏコマンドに対しての
応答がない場合は、もう記憶装置はないものとしてセッ
トアツプをすべて終了する。そしてその情報を中央処理
装置に知らせる。

次に、１番目の記憶装置のメモリコントロール部及びメ
モリ素子に何等かの異常があった場合、２番目の記憶装
置は１番目の装置からＩ／Ｏコマンドが発行されてこな
いことを、予めセットされたタイマ１５によって感知し
、レジスタ＃０の初期値をそのままメモリバスインタフ
ェース部１４に送ることにより、本装置のメモリアドレ
スバンクには１番目の装置のものを割り当てられる。も
しそこで更に２番目の装置にも異常があった場合、３番
目の装置は１番目及び２番目の装置からＩ／Ｏコマンド
が発行されないことを予め考慮にいれて設定されたタイ
マ１５によって感知する（つまりタイムラグがある）。

以下、同様な動作で最初のアドレスバンクを決めるので
ある。

第３図（Ａ）、（Ｂ）に上述した本発明の実施例の動作
の流れをフローチャートとして示している。

発明の詳細 な説明したように、本発明によれば、各装置毎にメモリ
素子の診断機能と、１／Ｏバスを獲得する機能と、Ｉ／
Ｏコマンドが発行されてこないことを感知する機能をメ
モリコントロール部に持つことにより、ある装置で不具
合が生じてもメモリのアドレスバンクを設定し直すこと
ができるため、連続したメモリ空間を中央処理装置の介
在なしで形成することができるという効果がある。

【図面の簡単な説明】

第１図は本発明のシステムブロック図、第２図はメモリ
コントロール部の具体例を示す回路図、第３図（Ａ）、
（Ｂ）は本発明の実施例の動作を示すフローチャートで
ある。 主要部分の符号の説明 １・・・・・・メモリバス ２・・・・・・Ｉ／Ｏバス ３．５゜ ７．９・・・・・・メモリコントロール部４．６゜ ８．／Ｏ・・・・・・メモリ １３・・・・・・Ｉ／Ｏインタフェース１４・・・・・
・メモリバスインタフェース１５・・・・・・タイマ ２０・・・・・・＋１加算器

Claims (1)

【特許請求の範囲】
1. （１）共通Ｉ／Ｏバスと、１〜Ｎまで順次ナンバが付与
   されたＮ個のメモリと、これ等Ｎ個のメモリに夫々対応
   して設けられ前記Ｉ／Ｏバスと対応メモリとの間の制御
   をなすＮ個のメモリコントロール部とを含む記憶装置で
   あって、前記メモリコントロール部の各々は、システム
   立上げ時に対応メモリを診断チェックして異常有りの時
   そのメモリを前記Ｉ／Ｏバスから切離すよう制御する手
   段と、前記メモリ診断により異常無しの時、次ナンバの
   メモリへＩ／Ｏコマンドを発行すると共に前ナンバのメ
   モリからのＩ／Ｏコマンドに対して応答を発行する手段
   と、前記応答を受けて前ナンバのメモリから受けた装置
   ナンバ情報に１加算してこの応答を発行したメモリへこ
   れを送出する手段とを含み、第１ナンバのメモリに対す
   る前記装置ナンバ情報を初期値０とし、前記次メモリか
   ら応答無しの時に前記Ｉ／Ｏコマンドを更に次ナンバの
   メモリへ、前記応答が検出されるまで発行するように制
   御してなることを特徴とする記憶装置。