JPS6279544A - メモリ応答方式 - Google Patents
メモリ応答方式Info
- Publication number
- JPS6279544A JPS6279544A JP22153885A JP22153885A JPS6279544A JP S6279544 A JPS6279544 A JP S6279544A JP 22153885 A JP22153885 A JP 22153885A JP 22153885 A JP22153885 A JP 22153885A JP S6279544 A JPS6279544 A JP S6279544A
- Authority
- JP
- Japan
- Prior art keywords
- memory
- memory device
- selection code
- check register
- central processing
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は情報処理装置および電子交換装置に利用される
。
。
本発明は、中央処理装置に複数のメモリ装置が接続され
、中央処理装置からのアクセス要求に対して複数のメモ
リ装置のうちの選択されたメモリが応答するための装置
に関する。
、中央処理装置からのアクセス要求に対して複数のメモ
リ装置のうちの選択されたメモリが応答するための装置
に関する。
本発明は、中央処理装置が送出するアドレス情報から自
己のメモリ装置を選択する符号を識別して応答する方式
において、 各メモリ装置の対応するメモリ容量毎に選択符号を蓄積
するチェックレジスタを設けておき、選択符号がこのチ
ェックレジスタの内容と一致するか否かを識別すること
により、 大きいメモリ容量の装置で小さいメモリ容量を対象とす
る方式にも対応することができるようにしたものである
。
己のメモリ装置を選択する符号を識別して応答する方式
において、 各メモリ装置の対応するメモリ容量毎に選択符号を蓄積
するチェックレジスタを設けておき、選択符号がこのチ
ェックレジスタの内容と一致するか否かを識別すること
により、 大きいメモリ容量の装置で小さいメモリ容量を対象とす
る方式にも対応することができるようにしたものである
。
中央処理装置にアドレスバスにより複数のメモリ装置を
接続し７ておき、このアト１／スハスに送出される情報
のうちの特定ヒントをメモリ装置を選択するためのｊ巽
）Ｒ符号として削り当て、複数のメモリのうらの一つの
メモリ装置を選択する方法が広く知られている。従来装
置では、たとえばメモリパッケージ毎にごの選択符号を
設定できる構造となっている。ｊｌｌい装置では一つの
メモリパッケージに実装されるメモリの容には小さいも
のであったが、近年はこのメモリ容Ｖが急速に拡大して
いる。新しいメモリ装置は、一つのメモリパッケージに
実装されているメモリ容けはきわめて大きくしかも安価
である。
接続し７ておき、このアト１／スハスに送出される情報
のうちの特定ヒントをメモリ装置を選択するためのｊ巽
）Ｒ符号として削り当て、複数のメモリのうらの一つの
メモリ装置を選択する方法が広く知られている。従来装
置では、たとえばメモリパッケージ毎にごの選択符号を
設定できる構造となっている。ｊｌｌい装置では一つの
メモリパッケージに実装されるメモリの容には小さいも
のであったが、近年はこのメモリ容Ｖが急速に拡大して
いる。新しいメモリ装置は、一つのメモリパッケージに
実装されているメモリ容けはきわめて大きくしかも安価
である。
一方、古い装置が長い月間使用されている場合に、その
メモリ増設が必要になる、二とがある。電子交換装置な
どでしばしば発生ずる。そのために新しいメ干り装置を
利用しようとすると、占い装置と同一の容量単位で選択
符号を設定できる構造にはなっていない。このために、
古い部品を長く保管しなければならないことになり、そ
の管理はきわめて煩雑になり、またその部品がまずます
高価になる。
メモリ増設が必要になる、二とがある。電子交換装置な
どでしばしば発生ずる。そのために新しいメ干り装置を
利用しようとすると、占い装置と同一の容量単位で選択
符号を設定できる構造にはなっていない。このために、
古い部品を長く保管しなければならないことになり、そ
の管理はきわめて煩雑になり、またその部品がまずます
高価になる。
本発明はこれを解決するもので、古い容量の小さいメモ
リパッケージの代わりに、新しい容量の大きいメモリパ
ッケージを利用することができ、しかも古い小さいメモ
リ容置毎に選択符号を設定することができる方式を提供
することを目的とする。
リパッケージの代わりに、新しい容量の大きいメモリパ
ッケージを利用することができ、しかも古い小さいメモ
リ容置毎に選択符号を設定することができる方式を提供
することを目的とする。
本発明は、中央処理装置に複数のメモリ装置が７トレス
ハスにより接続され、そのメモリ装置にはそれぞれ上記
中央処理装置からのメモリアクセス要求に対して応答す
るか否かを判定する手段を備えたメモリ応答方式におい
て、上記判定する手段は、あらかじめ自メモリ装置の選
択符号を蓄積するチェックレジスタと、上記メモリアク
セス要求時に−１−記アトレスハスに送出される情報の
うちメモリ装置を選択する選択符号と上記チェックレジ
スタの内容とを比較する手段とを含むことを特徴とする
。
ハスにより接続され、そのメモリ装置にはそれぞれ上記
中央処理装置からのメモリアクセス要求に対して応答す
るか否かを判定する手段を備えたメモリ応答方式におい
て、上記判定する手段は、あらかじめ自メモリ装置の選
択符号を蓄積するチェックレジスタと、上記メモリアク
セス要求時に−１−記アトレスハスに送出される情報の
うちメモリ装置を選択する選択符号と上記チェックレジ
スタの内容とを比較する手段とを含むことを特徴とする
。
既設のメモリ装置を追加するときに、新しいメモリ容量
の大きいメモリ装置を装備して、−挙に多数のメモリ容
量の増設を行う。このとき、既設の装置のメモリ装置の
容量毎心ご本発明を実施してチェックレジスタおよび比
較手段を設けることにより、既設の装置の中央処理装置
を変更することなく、メモリ装置の容量には見掛は上に
変更がなかったものとして利用することができる。
の大きいメモリ装置を装備して、−挙に多数のメモリ容
量の増設を行う。このとき、既設の装置のメモリ装置の
容量毎心ご本発明を実施してチェックレジスタおよび比
較手段を設けることにより、既設の装置の中央処理装置
を変更することなく、メモリ装置の容量には見掛は上に
変更がなかったものとして利用することができる。
第１図は本発明実施例装置のブロック構成図である。中
央処理袋＠ＣＰＵにはハスＢを介して複数ｎ個のメモリ
装置Ｍ１〜Ｍｎが接続されている。
央処理袋＠ＣＰＵにはハスＢを介して複数ｎ個のメモリ
装置Ｍ１〜Ｍｎが接続されている。
このハスＢには、アドレスバスＡ１書込データバスＷお
よび続出データバスＲを含む。
よび続出データバスＲを含む。
メモリ装ｆｆｉ Ｍ １〜Ｍｎはその一つのメモリ装置
Ｍ１のみについて詳しい構成が図示しである。他のメモ
リ装置についても同様である。メモリ装置Ｍには、アド
レスレジスタＡＲｅｇ、チェックレジスタＣＲｅｇ、比
較回路ＣＯＭＰおよびメモリ制御回路Ｃ０ＮＴが特に図
示しである。他の回路については、本発明に直接関係が
ないので図から省略しである。アドレスレジスタＡＲｅ
ｇにはアドレスバスＡが接続される。このアドレスレジ
スタＡＲｅｇの上位ｍビットおよびチェックレジスタＣ
Ｒｅｇ（ｍビット）が比較回路ＣＯＭＰに入力して比較
される。比較結果はメモリ制御回路Ｃ０ＮＴに入力する
とともに、応答信号線Ｓｒに送出される。またチェック
レジスタＣＲｅｇにはこのレジスタに書込を行うために
チェックレジスタ信号線ＳｃおよびアドレスバスＡが接
続されている。
Ｍ１のみについて詳しい構成が図示しである。他のメモ
リ装置についても同様である。メモリ装置Ｍには、アド
レスレジスタＡＲｅｇ、チェックレジスタＣＲｅｇ、比
較回路ＣＯＭＰおよびメモリ制御回路Ｃ０ＮＴが特に図
示しである。他の回路については、本発明に直接関係が
ないので図から省略しである。アドレスレジスタＡＲｅ
ｇにはアドレスバスＡが接続される。このアドレスレジ
スタＡＲｅｇの上位ｍビットおよびチェックレジスタＣ
Ｒｅｇ（ｍビット）が比較回路ＣＯＭＰに入力して比較
される。比較結果はメモリ制御回路Ｃ０ＮＴに入力する
とともに、応答信号線Ｓｒに送出される。またチェック
レジスタＣＲｅｇにはこのレジスタに書込を行うために
チェックレジスタ信号線ＳｃおよびアドレスバスＡが接
続されている。
この構成の装置では、中央処理装置ＣＰ ＬＪの立ち上
がり時の開始プログラムにより各メモリ装置のチェック
レジスタＣＲｅｇに、その選択符号を書込む。これは、
それぞれ個別にチェックレジスタ信号線ＳＣに信号を送
出して、そのときに対応するメモリ装置の選択符号をア
ドレスバスに送信して行う。
がり時の開始プログラムにより各メモリ装置のチェック
レジスタＣＲｅｇに、その選択符号を書込む。これは、
それぞれ個別にチェックレジスタ信号線ＳＣに信号を送
出して、そのときに対応するメモリ装置の選択符号をア
ドレスバスに送信して行う。
この装置が動作状態になると、中央処理装置からメモリ
アクセス要求が発生ずるときには、アドレスバスＡにア
ドレス情報が送信される。このアドレス情報の−Ｌ位ｍ
（この実施例でばｍは４）ビットはメモリ装置を選択す
るだめの選択符号であり、これがあらかじめチェックレ
ジスタＣＲｅｇに蓄積されているｍビットの内容と比較
回路ＣＯＭＰにより比較される。一致があるメモリ装置
Ｍからは、応答信号線Ｓｒに応答信号が送信されるとと
もに、そのメモリ制御回路Ｃ０ＮＴが起動する。
アクセス要求が発生ずるときには、アドレスバスＡにア
ドレス情報が送信される。このアドレス情報の−Ｌ位ｍ
（この実施例でばｍは４）ビットはメモリ装置を選択す
るだめの選択符号であり、これがあらかじめチェックレ
ジスタＣＲｅｇに蓄積されているｍビットの内容と比較
回路ＣＯＭＰにより比較される。一致があるメモリ装置
Ｍからは、応答信号線Ｓｒに応答信号が送信されるとと
もに、そのメモリ制御回路Ｃ０ＮＴが起動する。
第２図はアドレス情報の割りっけを示す図である。この
アドレス情報はチェックレジスタへの書込時のものであ
り、上位４ビツトに選択符号ＳＥＬが割りつけられ、最
下位ｌビットが他のアドレス情報と区別するために使用
される。選択符号ＳＥｌ、は、メモリ装置の数ｍが４で
あるときには、それぞれ、［００００，０００１，００
１０，００１））とすればよい。
アドレス情報はチェックレジスタへの書込時のものであ
り、上位４ビツトに選択符号ＳＥＬが割りつけられ、最
下位ｌビットが他のアドレス情報と区別するために使用
される。選択符号ＳＥｌ、は、メモリ装置の数ｍが４で
あるときには、それぞれ、［００００，０００１，００
１０，００１））とすればよい。
チェックレジスタの選択の方法、チェックレジスタへの
書込みについては、このほかにもさまざまな方法があり
、これらによっても同様に本発明を実施することができ
る。
書込みについては、このほかにもさまざまな方法があり
、これらによっても同様に本発明を実施することができ
る。
第１図は本発明実施例装置のブロック構成図。
第２図はアドレス情報の割りっけを説明する図。
ＣＰＵ・・・中央処理装置、Ｍ１〜Ｍｎ・・・メモリ装
置、ＡＲｅｇ・・・アドレスレジスタ、ＣＲｅｇ・・・
チェックレジスタ、ＣＯＭＰ・・・比較回路、Ｃ０ＮＴ
・・・メモリ制御回路。 特許出願人 日本電気株式会社 。
置、ＡＲｅｇ・・・アドレスレジスタ、ＣＲｅｇ・・・
チェックレジスタ、ＣＯＭＰ・・・比較回路、Ｃ０ＮＴ
・・・メモリ制御回路。 特許出願人 日本電気株式会社 。
Claims (1)
- （１）中央処理装置に複数のメモリ装置がアドレスバス
により接続され、そのメモリ装置にはそれぞれ上記中央
処理装置からのメモリアクセス要求に対して応答するか
否かを判定する手段を備えたメモリ応答方式において、 上記判定する手段は、 あらかじめ自メモリ装置の選択符号を蓄積するチェック
レジスタと、 上記メモリアクセス要求時に上記アドレスバスに送出さ
れる情報のうちメモリ装置を選択する選択符号と上記チ
ェックレジスタの内容とを比較する手段と を含むことを特徴とするメモリ応答方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22153885A JPS6279544A (ja) | 1985-10-03 | 1985-10-03 | メモリ応答方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22153885A JPS6279544A (ja) | 1985-10-03 | 1985-10-03 | メモリ応答方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6279544A true JPS6279544A (ja) | 1987-04-11 |
Family
ID=16768286
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22153885A Pending JPS6279544A (ja) | 1985-10-03 | 1985-10-03 | メモリ応答方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6279544A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5394538A (en) * | 1990-03-29 | 1995-02-28 | Sharp Kabushiki Kaisha | Memory selection circuit for selecting one of various memory areas in a memory unit based on the capacity and the starting address of each area |
-
1985
- 1985-10-03 JP JP22153885A patent/JPS6279544A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5394538A (en) * | 1990-03-29 | 1995-02-28 | Sharp Kabushiki Kaisha | Memory selection circuit for selecting one of various memory areas in a memory unit based on the capacity and the starting address of each area |
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