JPS6139724A - 低駆動電流を用いた３状態ゲートアレイ用ドライバ回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、３状態ゲートアレイの複数の出力バッファを
同時に且つ素速く、低い駆動電流を用いて第３のフロー
ト状態への切換設定を行うドライバ回路に関する。

（従来の技術） ゲートアレイ回路は当該分野において周知である。こう
した回路は一般に、入／出力ビン、ゲート、出力バッフ
ァ及びドライバ等、各々１つ以上のメタライズ層を介し
て相互に接続可能な端子を有する各部品から成る標準的
な構成を持つ。かかるゲートアレイのユーザは特定の標
準的部品構成を選択し、特有のメタライズ層パターンを
幾つか形成して標準的部品構成を接続し、特別のユーザ
用構成とする。こうしたメタライズ層は一般に高密度な
ため、メタライズ層の各導体の１１をできるだけ細くす
る必要がある。

後に詳述するように、従来のゲートアレイ回路では一般
に、特定用カバソファ群の各部材を第３のつまりフロー
ト状態へ設定するのに大電流の制御信号が必要である。

多くの出力バッファが同じ第３状態制御信号によって同
時に制御されるので、１本の制御ラインをファンアウト
の形で用い、１つの第３状態制御信号を複数の出力バッ
ファへ与えるようにするのが好ましい。しかし、必要な
大電流を考慮すると、標準中の導体ではファンアうト構
成に必要な電流を流せない。従って、出力バッファの各
第３状態制御入力毎に個々の制御ラインが必要であるた
め、従来のゲートアレイに固有な密度の問題に好ましく
ない影響を及ぼす。

（発明の目的） 本発明の目的は、各出力バッファ群毎に１つの細い巾の
ファンアウト導体を用いて、複数の出力バッファにおけ
不フロート状態の制御を可能とするゲートアレイ用ドラ
イバ回路を提供することにある。

本発明の別の目的及び利点は、以下の説明中に一部を示
し、他の一部は以下の説明から明らかになるか又は発明
の実施から習得されるであろう。

（発明の構成）　　　゛ 上記目的を達成するため、以下に実施例を示しこｔに要
約する発明の目的によれば、３状態ゲートアレイの複数
の出力バッファを第３のフロート状態へ同時に切換設定
するドライバ回路が提供され、このドライバ回路は、（
ａｌｌ出出力バッファ毎１個の複数のバッファ・ドライ
バトランジスタを包含し、各バッファドライバトランジ
スタがそれぞれの出力バッファの第３状態制御入力端子
に接続された主電流路を有し、又各バッファドライバト
ランジスタが更に制御電極を有しており、さらに（ｂｌ
第１抵抗と、ｔｅｌ第１抵抗を介してアースに接続され
た主電流路を有する共１ｆｆｉのドライバトランジスタ
と、＋ｄｌ共通ドライバトランジスタの主電流路と第１
抵抗の接合点を各バッファドライバトランジスタの制御
電極へ接続する導体と、（ｅ）゛共通ドライバトランジ
スタのオフ時に導体をアースに放電するクランプ回路と
を包含し、該クランプ回路が導体とアースの間に接続さ
れた主電流路と制御電極とを有するクランプトランジス
タを具備し、りランプ回路が更に、共通ドライバトラン
ジスタに接続されて共通ドライバトランジスタのオフパ
ルスの前縁を検出すると共に、クランプトランジスタの
制御電極に接続されて上記前縁の検出時クランプトラン
ジスタを瞬間的にオンとし、導体をアースへ素速くクラ
ンプする微分回路を備えていること、を特徴としている
。

（実施例） 以下、従来例を示した第１〜３図を含め、図面を参照し
て説明する。

３状態ゲートアレイは当業者にとって周知である。この
ような１つのアレイが第１図にブロック図の形で示して
あり、チップ１０上に形成された複数の入／出力ピン１
２−１〜１２−Ｎｌ、複数のゲー）１．１−１〜１４−
Ｎ２、複数の出力パッファ１６−１〜１６−Ｎ３及び複
数のドライバ１８−１〜１８−Ｎ、から成る。ゲート１
４−１〜１４ＮＺは各々、２つの入力端子２０．２２と
１つの出力端子２４を有するものとして示しである。出
力バッファ１６−１〜１６Ｎｉ番、［各々、高／低入力
端子２６、第３状態制御入力端子２８及び出力端子３０
を有する。ドライバ１８−１〜ｌ８−Ｎｌは各々、入力
端子３２と出力端子３４を有する。

ピン１２−１〜１２−Ｎ、は、チップ１０の最終ユーザ
の望みに応じ、入力端子又は出力端子として使える。ゲ
ー１−１４−１〜１４−Ｎｚは各々ピン１２−１〜１２
−Ｎ、からの信号を受取るように接続された入力端子２
０．２２を有してもよく、あるいは別のゲート１４−１
〜１４Ｎ２の出力端子２４からの信号を受取るように接
続してもよい。

従って、ゲート１４−１〜１４−Ｎ２は最終ユーザの選
択した方法でカスケード接続できる。

出力バッファ１６−１〜１６−Ｎ３は当業者にとって周
知なように、それぞれの出力端子３０に出力高、出力像
またはフロートのいずれかの杖熊を出力する。出力端子
３０における出力高及び出力像の状態は、入力制御端子
２６に供給される高／低制御信号で支配される。出力端
子３０の第３フロート状態は、入力端子２８の第３状態
制御信号によって確立される。出力バッファ１６−１〜
１６Ｎ３への任意の形の制御信号は、外部ソースを通じ
ピン１２−１〜ｌ２−Ｎｌから直接加えてもよく、又は
ドライバ１８−１〜１８　”−Ｎｌの出力端子３４から
加えてもよい。このような例では、（ライバ１８−１〜
ｌ８−Ｎ４の各入力端子３２とゲ−）１４−１〜１４−
Ｎ２の出力端子３２あるいはピン１２−１〜１２−Ｎｌ
を介し外部の信号へ接続することができる。

尚、第１図はゲートアレイの簡略化した図を示している
。例えば、第１図の出力バッファ１６−１〜１６−Ｎ３
は実際には、ゲー）１４−１〜１４’−Ｎｚからの出力
信号をエネイブルし、出力バッファ１６−１〜１．６−
Ｎ３の端子３０に適切な出力信号を発生させるトランジ
スタを具備する。又、ゲート、出力バッファ、ドライバ
及び入／出力ピンの数は、既知の従来装置の一例を示し
たものにすぎない。事実、数百のゲーｌ〜を１つのチッ
プ上に設けることもできる。更に、ゲート、出力バッフ
ァ及びドライへの他、追加の回路もゲートアレイチップ
１０上に設けられる。

第１図に示したようなゲートアレイを用いる利用は、ユ
ーザが標準的なゲートアレイチップ１０を使っても、各
ユーザのニーズに合った特有の方法でチップ１０上の各
部品を相互接続できる点にある。

制限の意味でなく例示を目的として、部分的なメタライ
ズ層３６を第２図に示す。第２図のメタライズ層は、入
／出力ピン１２−１〜］　２−Ｎ、　；ゲート１４−１
〜１４”””Ｎ２の入力端子２０．２２；及び１゛ライ
バ１８−１〜１Ｂ−Ｎｌの入力端子３２と出力端子３４
ヘアクセスするものとして示しである。又メタライズ層
３６は、出力バッファ１６−１〜１６−１０の各入／出
力端子へアクセスするものとしても示してあり、第２図
の出力バッファ数は例示を目的としてＩＯに選んである
。これに応じ、高／低制御入力端子２６　（１６−１）
〜２６　（１６−１０）が第２図に示されている。更に
、第３状態制御入力端子２８　（１６−１）〜２Ｂ（１
，６−１０）も示してあり、出力端子３０（１６−１）
〜３０　　（＋６−１０）も同様である。

例示を目的として、今ユーザが出力バッファ１６−１．
１６−４及び１６−８をドライバ１８−１の出力端子３
４で制御したいものとする。この目的を達成するため、
メタル配線層又は導体４０がメタライズ層３６の一部と
して使われ、各端子３４　　（１，８−１）　、２８　
（１６−１）　、２８（１６−４）及び２８　（１６−
８）を相互接続する。一般にこのような配線層は、約５
ミクロンの標準中を持つ。又、出力バッファ１６−６．
１６−７及び１６−９の第３状態を入／出力ピン１２−
１に印加される外部信号で制御したいなら、ビン１２−
１と端子２８　（１６−６）　、２８　（１６−７）及
び２Ｂ　（１６−９）を相互接続する別の配線層又は導
体４２がメタライズ層３６に設けられる。この場合も、
配線層４２は一般に約５ミクロンの巾を持つ。更に、出
力バッファ１６−２．１６−３及び１６−５の第３状態
制御をドライバｌ８−Ｎ４の出力で指令したいなら、各
端子２８（１６−２）　、２８　（１６−３）　、２Ｂ
　（１６−５）及び３４　　（１Ｂ−Ｎ、）を相互に接
続する更に１！１１ 別の導体４４がメタライズ層３６に設けられる。

この場合も、導体４４は一般に約５ミクロンの巾を持つ
。

当業者には明らかなように、導体４０．４２．４４の巾
は、第２図に示したメタライズ層３６等ゲートアレイの
配線層で一般に用いられる高い密度を考慮して、細くす
る必要がある。従って、こうしたゲートアレイのユーザ
は一般に、広い配線層を任意に使えず、約５ミクロンの
標準的な１１の層を使用するよう制限されている。

第３図には、従来の出力バッファ回路１６−１が示しで
ある。第３図に示した出力バッファ１６−１は、抵抗５
０．５２．５４．５６．５８；ショットキートランジス
タ６０．６２．６４．６６；及びショットキーダイオー
ド６８．７０を具備する。ショットキートランジスタ６
０，６２はダーリントン構成で接続され、抵抗５４を介
し電源ＶＣＣに接続された共通ｈレクタを有する。トラ
ンジスタ６０のベースは、抵抗５２を介して電源ＶＣｅ
に接続されている。トランジスタ６０のエミ　　Ｃ ツタが抵抗５６を介してアースに接続される一方、トラ
ンジスタ６２のエミッタは出力端子３０（１６−・１）
に接続されている。ショットキートランジスタ６６は、
抵抗５２とトランジスタ６０のベース間の接合点に接続
されたコレクタと、トランジスタ６４のヘースに接続さ
れたエミッタと、高／低入力端子２６　（１６−１）に
接続されたベースを有する。トランジスタ６４は、出力
端子３０（１６−１）に接続されたコレクタと、アース
に接続されたエミッタと、トランジスタ６６のエミッタ
と抵抗５８間の接合点に接続されたベースを有する。抵
抗５８はトランジスタ６６のエミッタをアースに接続す
る。

更に、ショットキーダイオード６８．７０のカソードは
、第３状態制御入力端子２Ｂ　（１６−１）に共通接続
されている。ダイオード６８のアノードはトランジスタ
６６のベースに接続され、更に抵抗５０を介して電源し
ゎに接続されている。ショットキーダイオード７０のア
ノードはトランジスタ６０のベースに接続される。

ｔｌ 出力バッファ１６−１の動作時、トランジスタ６６をオ
フにするのに充分な高制御信号が端子２６　（１６−１
）に加えられる。端子２６（１６−１）で受取る低制御
信号は、トランジスタ６６をオンにするのに充分でなけ
ればならない。高制御信号を受取りトランジスタ６６が
遮断すると、トランジスタ６４はそのベース電流が不足
するので同じくオフになる。しかし、トランジスタ６０
のベースは高で、電源νｃｃから抵抗５２を介しベース
電流が供給されている。従って、トランジスタ６０．６
２は共にオンとなり、端子３０（ｉ６−１）をＶＣＣに
する。

トランジスタロ６をオンするのに充分な低制御信号を端
子２６　（１６−１）で受取ると、ベース電流がトラン
ジスタ６４に加わり、トランジスタ６４はオンして端子
３０　（１６−１）をアースする。同時に、トランジス
タ６６の導通によってトランジスタ６０のベースが充分
低くなり、トランジスタ６０．６２をオフする。

出力端子３０　（１６−１）・を第３つまりフロート状
態へ設定するためには、トランジスタ６０．６２とトラ
ンジスタ６４がいずれもオフされねばならない。この状
態を得るため、第３状態制御信号が第３状態制御入力端
子２８　（１６−１）に供給され、端子２８　　（１６
−１）を実質上アースに接続する。この信号供給には例
えば、ドライバ１８−１の出力端子３４　（１８−１）
とアース間に接続されたコレクターエミッタ経路を有す
るショット、キートランジスタ８０から成るドライバ１
８−１が使える。トランジスタ８０のベースは、ドライ
バ入力端子３２　（１８−１＞に接続されている。トラ
ンジスタ８０が導通すると、端子３４（１８−１）がア
ースに接続されるため、導体４０を介してショットキー
ダイオード６８．７０のカソードを共にアースする。ダ
イオード６８．７０がアースされると、両トランジスタ
６６．６０はオフし、従って両トランジスタ６２．６４
をオフすることにより、出力端子３０　（］］’６−１
をフロート状態にする。

第３図の出力バッファ構成は、導体４０に接続された各
出力バッファ毎に、両ダイオード６８．７０からの約２
ｍＡの電流■１を導体４０が伝送可能でなければならな
いという大きな欠点を持つ。

ｊｍ則として、５ミクロン中の導体は２ｍへの容量しか
ないので、１つより多い出力バッファを導体４０へ接続
する場合にｌｔ：、１体４０の１１を大きく増加させね
ばならない。しんし前述のごとく、ゲートアレイ装置【
オ一般に高い配線密度を有するので、そのような導体４
０の中増加は許されない。

１０　（又番才それ以」−）の異った出力バッファが１
本の導体４０に接続されるなら、導体中の問題が極めて
著しい。

導体４０を広げる代わりに、ドライバに接続される各出
力バッファ毎に５ミクロン中の導体４０をそれぞれ用い
てもよい。しかしこの場合にも、密度が急速に問題とな
る。

メモリアレイ等におけるトランジスタ群をオン／オフす
る従来のセレクタ回路では、ショットキーダイオードを
用いる代わりに、ショットキートランジスタを使用し、
ベース電流をそれぞれのトランジスタべの制御信号とし
て供給してもよい。

このような従来の構成では、第３図の構成で必要な約２
ｍＡという高い制御電流を用いる必要がない。

しかし、導体４０等の長い制御ラインは必然的に有効容
量ｃ　ａｆｆを有するので、出力バッファの動作速度を
著しく損うので、このような構成を高速ゲートアレイで
用いることばできない。

本発明によれば、第４図の例示実施例に示すように、抵
抗５２．５４．５６．５８及び第３図の出力バッファ１
６−１に示したのと同しように配置されたショットキー
トランジスタ６０．６２．６４．６６を具備した出力バ
ッファ１６−Ｎが提供される。しかし、ショットキーダ
イオード６８．７０は本出力へソファ１６−Ｎにおいて
別のショットキートランジスタ９０で交換されている。

ショットキートランジス７０は、端子２Ｂ　（１６−Ｎ
）を介してトランジスタ６０のベースに接続されたコレ
クタと、アースに接続されたエミッタを有スる。トラン
ジスタ９０のベースは、代用第３状態制御入力端子２８
’　　（１６−Ｎ）で導体４０に接続されている。トラ
ンジスタ９０がベース電流Ｉ２に供給によって導通され
ると、トランジスタ９０がトランジスタ６０．６２のベ
ース電流を不足させるので、これらｌ・ランジスタ番才
遮断される。更に、トランジスタ９０の導通はトランジ
スタ６６のコレクタをアースするので、トランジスタ６
６及びこれに付属したトランジスタ６４が共に遮断され
、出力端子３０（１６−Ｎ）をフロート状態に設定する
。

上記から明らかなように、電流Ｉ、は出力バッファ１６
−１の電流１１よりはるかに小さいので、理論上複数の
制御ベース電流Ｉ２を５ミクロン１１の単一導体４０に
対して発生できる。しかし、導体４０は有効容量Ｃ，，
、を有する。従って、電流■２の供給が取除かれたとき
、トランジスタ９０は直ちに遮断せず、容量Ｃ０，から
導体４０への放電効果のため鈍く反応する。トランジス
タ９０のこの鈍い動作は許容し得ず、従って本発明の主
な目的は有効容量Ｃｍｆｆが導体４０等の第３状態入力
制御導体に及ぼす悪影響を取除くことにある。

上記目的を達成するため、第３図のダイオード６８．７
０等従来技術のショットキーダイオードが、第４図の出
力バッファ１６−Ｎに示したショットキートランジスタ
９０によってまず置き換えられる。更に本発明の教示に
よれば、ドライバのオフ時に第３状態入力制御導体をア
ースに放電させるクランプ手段を具備したドライバが提
供される。クランプ手段は、導体とアースの間に接続さ
れた主電流路を有するクランプトランジスタを具備する
のが好ましい。本発明のクランプ手段は更に、ドライバ
の共通ドライバトランジスタに接続され共通１゛ライバ
トランジスタのオフの前縁を検出し且つクランプトラン
ジスタの制御電極に接続されて上記前縁の検出時にトラ
ンジスタを瞬間的にグイナミカルにオンし、第３状態入
力制御導体を素速くアースにクランプする微分手段を備
えることが好ましい。

次に制限の意味でなく例示として、再び第４図を参照し
ながら本発明の好ましい実施例を説明する。第４図にお
いて、駆動回路は３杖態ゲートアレイのバッファ１６−
Ｎ等複数の出力バッファを第３のフロート状態へ同時に
切換設定するものとして示しである。第４図に示したド
ライバ回路は、各出力バッファ１６−Ｎ中にバッファド
ライバトランジスタ９０を具備し、ドライバトランジス
タ９０は第４図に示すごとく、出力バッファ１６−Ｎの
第３状態制御入力端子２Ｂ（１６−Ｎ）とアースの間に
接続されたエミッターコレクタ電流路から成る主電流路
を有する。又バッファドライバトランジスタ９０は、実
施上新たな第３状態制御入力端子２８’　　（１６−Ｎ
）を形成する新たな端子に接続された制御電極９２を有
する。

第４図に示したドライバ１８−Ｎは、抵抗１００．１０
２．１０４；ショットキートランジスタ１０６．１０８
．１１０；及びコンデンサ１１２を具備している。トラ
ンジスタ１０８は、抵抗１００を介してアースに接続さ
れた主電流路を有する。この電流路は抵抗１０２を介し
、電源端子Ｖｃｃにも接続されている。導体４０が、ト
ランジスタ１０８の主電流路と抵抗１００の接合点をト
ランジスタ９０のゲート電極７２接続する手段を与える
。トランジスタ１０８の制御又はゲート電極は、マルチ
ェタミッタショットキーダイオード１１０のコレクタに
接続される。トランジスタ１１０の１つのエミッタはド
ライバ入力端子３２（１Ｂ−Ｎ）に接続されている。ト
ランジスタ１１０のベースは電源Ｖｃｃに接続されてい
る。

トランジスタ１１０がオフになると、トランジスタ１１
０のコレクタによってトランジスタ１０８のベースにベ
ース電流が供給され、トランジスタ１０８をオンする。

トランジスタ１０８がオンすると、ベース電流Ｉ２がト
ランジスタ９０に供給され、バッファドライバトランジ
スタ９０をオンして、トランジスタ６０のベースとトラ
ンジスタ６６のコレクタを共にアースする。この状態で
、トランジスタ６０，６２．６４．６６は全てオフされ
、出力端子３０（１６−Ｎ）はフロート状態となる。フ
ロート状態から脱するには、トランジスタ１１０をオン
することによってトランジスタ１０Ｂをオフし、トラン
ジスタ１０Ｂのベース電流を不足させる。トランジスタ
１０８がオンすると、トランジスタ９０のベースが抵抗
１００、を介してアースされる。しかしこ＼で、有効容
量Ｃ，ｆｆに蓄積されていた電荷が抵抗１００を通して
放電され、トランジスタ９０のベース電流を一時間に保
持し、ゲートアレイ回路の適正動作に必要なトランジス
タ９０の素速いオフが妨げられる。

容量Ｃａｆｆの悪影響を取除くため、第４図に示したよ
うに、抵抗１０４、トランジスタ１０６及びコンデンサ
１１２から成るクランプ回路が設けられる。コンデンサ
１１２と抵抗１０４は、抵抗１０２及びトランジスタ１
０８の主電流路の接合点とアースとの間に直列接続しで
ある。従って、トランジスタ１０８′が導通し出力バッ
ファ１６−Ｎがフロート状態になると、□コンデンサ１
０２がトランジスタ１０８と抵抗１００を横切る電圧降
下に比例した電荷を保持する。トランジスタ１０８がオ
フすると、抵抗１０４とコンデンサ１１２が微分器とし
て機能し、抵抗１０４とコンデンサ１１．２の接合点の
電位を直ちに上昇させ、トランジスタ１０６を即座にオ
ンすることによってトランジスタ１０６の主電流路が導
体４０をアースするのを可能とし、容量ＣＧｆｆを素速
く放電させる。

（発明の効果） 本発明によれば、導体に生じる有効容量の悪影響を蒙る
ことなく、標準的な５ミクロン中の相互接続導体を通じ
多数の出力バッファを同時に駆動できるゲートアレイ用
のドライバ回路が提供される。その結果、ゲートアレイ
チップ全体にわたる多数の出力バッファのファンアウン
ト式第３状態制御が、標準的な１つの又は多層の相互接
続技術を用いて達成できる。この点に関しシミュレーシ
ョンテストの結果は、本発明の１゛ライパにクランプ回
路を設けたことで、フロート状態から低状態への移行を
示す移行時間Ｔ２Ｌが１０要素のファンアウトの場合、
クランプ回路を設けないときと比べて約８ｎｓに改善さ
れていることを示している。

抵抗１０４、トランジスタ１０６及びコンデンサ１１２
かないときの同じ移行時間Ｔ２Ｌは、約１４ｎｓと計算
された。

尚、本発明のクランプ回路はその動作がダイナミックで
あることが理解されるべきである。すなわち、抵抗１０
４とコンデンサ１１２はトランジスタ１０８のオフ時に
トランジスタ１０６を瞬間的にオンとする。この瞬間的
なオンの連続時間は勿論、コンデンサ１１２と抵抗１０
４用に選んだ特定値の関数である。こ５では、クランプ
回路のグイナミソク動作が容量Ｃａ　ｆ　ｆに対する電
荷の影響が取除かれた後で且つ次に必要なフロート状態
が見込まれる前に終了するように、上記の値を選ぶべき
ことだけを指摘しておく。すなわち、導体４０がトラン
ジスタ１０８の導通に伴って電流Ｉ２を通し出力端子３
０（１６−Ｎ）をフロート状態に設定できるように、ト
ランジスタ１０６は容量Ｃ，，、の放電後充分に素速く
再度オフされねばならない。

上記以外の利点及び変更は当業者にとって容易に理解さ
れよう。従って本発明はその広い視点において、上述し
または図面に示した個々の詳細な事項、代表的な方法及
び例示の実施例に限定されるものではない。つまり、本
出願人の一般的な発明概念の主旨又は範囲を逸脱しなけ
れば、上記の詳細を変更することができる。

【図面の簡単な説明】

第１図は例示の従来のゲートアレイの部品配置を示すブ
ロック図； 第２図は従来のゲートアレイ用メタライズ層の一部を示
す図； 第３図は従来のゲートアレイの出力バッファとドライバ
の概略図；及び 第４図は本発明の教示に従って作製されたドライバ回路
の概略図である。 １０・・・ゲートアレイチップ、１６−１〜１６−Ｎ３
．１６−Ｎ・・・出力バッファ、２６・・・出力バッフ
ァ制御電極（高／低入力端子）、２８（１６−Ｎ）　　
・・・第３状態制御入力端子、４０・・・導体手段、６
６・・・ショットキー制御卸トランジスタ、７０・・・
バッファドライバトランジスタ、７２・・・制御ｎ　（
ゲート）電極、１００・・・第１抵抗、１０４・・・第
２抵抗、１０６・・・クランプ１〜ランジスタ、１０８
・・・共通ドライバトランジスタ、１１２・・・コンデ
ンサ、Ｖｃｃ・・・電源。

Claims (1)

1. 【特許請求の範囲】 １、３状態ゲートアレイの複数の出力バッファを第３の
   フロート状態へ同時に切換設定するドライバ回路におい
   て、このドライバ回路には、各出力バッファ毎に１個の
   複数のバッファドライバトランジスタが設けられ、 各バッファドライバトランジスタがそれぞの出力バッフ
   ァの第３状態制御入力端子に接続された主電流路を有し
   、又各バッファドライバトランジスタが更に制御電極を
   有しており；さらに 第１抵抗と、 第１抵抗を介してアースに接続された主電流路を有する
   共通のドライバトランジスタと、共通ドライバトランジ
   スタの主電流路と第１抵抗の接合点を各バッファドライ
   バトランジスタの制御電極へ接続する導体手段と、 共通ドライバトランジスタのオフ時に導体手段をアース
   に放電するクランプ手段とが設けられ、 該クランプ手段が導体手段とアースの間に接続された主
   電流路と制御電極とを有するクランプトランジスタを具
   備し、クランプ手段が更に、共通ドライバトランジスタ
   に接続されて共通ドライバトランジスタのオフパルスの
   前縁を検出すると共に、クランプトランジスタの制御電
   極に接続されて上記前縁の検出時クランプトランジスタ
   を瞬間的にオンとし、導体手段をアースへ素速くクラン
   プする微分手段を備えていることを特徴とするドライバ
   回路。 ２、３状態ゲートアレイの複数の出力バッファを第３の
   フロート状態へ同時に切換設定するドライバ回路で、各
   出力バッファが、高及び低状態制御信号に応答する制御
   電極を有し出力バッファを高及び低状態へ設定するショ
   ットキー制御トランジスタを具備したものにおいて：こ
   のドライバ回路が 各出力バッファ毎に１個の複数のバッファドライバトラ
   ンジスタを包含し、 各バッファドライバトランジスタがそれぞれのショット
   キー制御トランジスタのコレクタに接続された導体、ア
   ースに接続されたエミッタ、及びゲート電極を有してお
   り、さらに、 第１抵抗と、 電源と、 電源に接続されたコレクタ、第１抵抗を介してアースに
   接続されたエミッタ、及びゲート電極を有する共通のド
   ライバトランジスタと、共通ドライバトランジスタのエ
   ミッタを各バッファドライバトランジスタのゲート電極
   に接続する導体手段と、 共通ドライバトランジスタのオフ時に導体手段をアース
   に放電するクランプ手段とを包含し、該クランプ手段が
   、導体手段に接続されたコレクタ、アースに接続された
   エミッタ、及びゲート電極を有するクランプトランジス
   タを具備し；クランプ手段が更に、クランプトランジス
   タのゲート電極とアースの間に接続された第２抵抗及び
   共通ドライバトランジスタのコレクタとクランプトラン
   ジスタのゲート電極の間に接続されたコンデンサを有す
   る微分手段を備え、共通ドライバトランジスタのオフ時
   に、クランプトランジスタが瞬間的にオンされ導体手段
   をアースに素速くクランプすることを特徴とするドライ
   バ回路。 ３、前記バッファドライバトランジスタが各々ショット
   キートランジスタである特許請求の範囲第１項のドライ
   バ回路。 ４、前記バッファドライバトランジスタが各々ショット
   キートランジスタである特許請求の範囲第２項のドライ
   バ回路。 ５、前記共通ドライバトランジスタがショットキートラ
   ンジスタである特許請求の範囲第１項のドライバ回路。 ６、前記共通ドライバトランジスタがショットキートラ
   ンジスタである特許請求の範囲第２項のドライバ回路。 ７、前記クランプトランジスタがショットキートランジ
   スタである特許請求の範囲第１項のドライバ回路。 ８、前記クランプトランジスタがショットキートランジ
   スタである特許請求の範囲第２項のドライバ回路。 ９、前記バッファトランジスタが各々ショットキートラ
   ンジスタで、前記共通ドライバトランジスタがショット
   キートランジスタである特許請求の範囲第１項のドライ
   バ回路。 １０、前記バッファトランジスタが各々ショットキート
   ランジスタで、前記共通ドライバトランジスタがショッ
   トキートランジスタである特許請求の範囲第２項のドラ
   イバ回路。 １１、前記共通ドライバトランジスタとクランプトラン
   ジスタが共にショットキートランジスタである特許請求
   の範囲第１項のドライバ回路。 １２、前記共通ドライバトランジスタとクランプトラン
   ジスタが共にショットキートランジスタである特許請求
   の範囲第２項のドライバ回路。 １３、前記バッファドライバトランジスタが各々ショッ
   トキートランジスタで、前記クランプトランジスタがシ
   ョットキートランジスタである特許請求の範囲第１項の
   ドライバ回路。 １４、前記バッファドライバトランジスタが各々ショッ
   トキートランジスタで、前記クランプトランジスタがシ
   ョットキートランジスタである特許請求の範囲第２項の
   ドライバ回路。 １５、前記バッファドライバトランジスタ、共通ドライ
   バトランジスタ及びクランプトランジスタがそれぞれシ
   ョットキートランジスタである特許請求の範囲第１項の
   ドライバ回路。 １６、前記バッファドライバトランジスタ、共通ドライ
   バトランジスタ及びクランプトランジスタがそれぞれシ
   ョットキートランジスタである特許請求の範囲第２項の
   ドライバ回路。 １７、前記導体手段がゲートアレイのメタライズ層内に
   位置する特許請求の範囲第１項のドライバ回路。 １８、前記導体手段がゲートアレイのメタライズ層内に
   位置する特許請求の範囲第２項のドライバ回路。 １９、前記出力バッファがＮ群に分割され、前記制御回
   路がＮ個の第１抵抗、Ｎ個の共通ドライバトランジスタ
   及びＮ個のクランプ手段から成り、各々の第１抵抗、共
   通ドライバトランジスタ及びクランプ手段が上記Ｎ群の
   出力バッファのそれぞれに対応している特許請求の範囲
   第１項のドライバ回路。 ２０、前記出力バッファがＮ群に分割され、前記制御回
   路がＮ個の第１抵抗、Ｎ個の共通ドライバトランジスタ
   及びＮ個のクランプ手段から成り、各々の第１抵抗、共
   通ドライバトランジスタ及びクランプ手段が上記Ｎ群の
   出力バッファのそれぞれに対応している特許請求の範囲
   第２項のドライバ回路。