JPS58111435A - 出力論理回路 - Google Patents
出力論理回路Info
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- JPS58111435A JPS58111435A JP56215658A JP21565881A JPS58111435A JP S58111435 A JPS58111435 A JP S58111435A JP 56215658 A JP56215658 A JP 56215658A JP 21565881 A JP21565881 A JP 21565881A JP S58111435 A JPS58111435 A JP S58111435A
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/082—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using bipolar transistors
- H03K19/0823—Multistate logic
- H03K19/0826—Multistate logic one of the states being the high impedance or floating state
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- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は出力として高レベル、低レベル、及び高インピ
ーダンスの３状態七と９うる論理ゲート回路とくにＤＴ
ｉ、（ダイオード・トランジスタロジック）またはＴＴ
Ｌ、（トランジスタ・トランジスタロジック）ｔ−含む
飽和型バイポーラ３ステート出力論理回路に関するもの
である。
ーダンスの３状態七と９うる論理ゲート回路とくにＤＴ
ｉ、（ダイオード・トランジスタロジック）またはＴＴ
Ｌ、（トランジスタ・トランジスタロジック）ｔ−含む
飽和型バイポーラ３ステート出力論理回路に関するもの
である。
第１図は従来の３ステート出力ＤＴＬの一代表例を示す
回路図である。１−１４は論理ケート回路を構成する。
回路図である。１−１４は論理ケート回路を構成する。
ｌは入力端子、２は人カシ胃ットキーバリアダイず一ド
、５は位相反転トランジスタ、８はプルダウントランジ
スタで抵抗６．７と共にプルダウン回路管構成する。９
は出刃トランジスタ、１１はバッファトランジスタ、１
３は“１”レベル出力トランジスタでトランジスタ１１
とダーリントン接続されて出力バッファ１ｇｌ路ｔ−構
成する。１４は出力増子＊ ３，４ｔ ６ｔ ７ｔ
１０゜ｌ２は抵抗である。１５〜２７は３ステ一ト
コントロール回路でありダイオード２８．２９ｔ−通し
て１−１４より成る論理ゲート回路の出力を−インピー
ダンス状態とするかあるいは低レベル状態または高レベ
ル状態のいずれかにするかを制御する論理回路であシそ
の構成は抵抗２４ｔ−除いて１〜１４よ構成る論理回路
と同じである。１５は入力端子、１６は入カシロットキ
ーバリアダイオード。
、５は位相反転トランジスタ、８はプルダウントランジ
スタで抵抗６．７と共にプルダウン回路管構成する。９
は出刃トランジスタ、１１はバッファトランジスタ、１
３は“１”レベル出力トランジスタでトランジスタ１１
とダーリントン接続されて出力バッファ１ｇｌ路ｔ−構
成する。１４は出力増子＊ ３，４ｔ ６ｔ ７ｔ
１０゜ｌ２は抵抗である。１５〜２７は３ステ一ト
コントロール回路でありダイオード２８．２９ｔ−通し
て１−１４より成る論理ゲート回路の出力を−インピー
ダンス状態とするかあるいは低レベル状態または高レベ
ル状態のいずれかにするかを制御する論理回路であシそ
の構成は抵抗２４ｔ−除いて１〜１４よ構成る論理回路
と同じである。１５は入力端子、１６は入カシロットキ
ーバリアダイオード。
１９は位相反転トランジスタ、２２はプルダウントラン
ジスタで抵抗２０．２１と共にプルダウン回路ｔ＊成す
る。２３は出力トランジスタ、２５はバッファトランジ
スタ、２７はｌ“レベルｆｉｌトランジスタで、トラン
ジスタ２５とダーリントン接続されて出力バッファ回路
を構成する。３０は電源端子である。
ジスタで抵抗２０．２１と共にプルダウン回路ｔ＊成す
る。２３は出力トランジスタ、２５はバッファトランジ
スタ、２７はｌ“レベルｆｉｌトランジスタで、トラン
ジスタ２５とダーリントン接続されて出力バッファ回路
を構成する。３０は電源端子である。
このような３ステート出力ＤＴＬの動作は以下の通りで
ある。３ステー上コントロール入力１５に正論理におけ
る″０″ルベルが加えられると抵抗１７を流れる電流は
ダイオード１６ｔ−通って入力端子１５側へ流れるので
トランジスタ１９は遮断状態とな９、従ってトランジス
タ２３もベース電流が供給されず遮断状態となる。ｔた
トランジスタ２５は抵抗１８’ｌｉ−通してベース電流
が供給され導通状態となりトランジスタ２７ｔ−駆動す
るので３ステ一トコントロール回路の出力に接続された
ダイオード２８．２９の〃ソード側はルベルとなるため
ダイオード２８．２９は遮断状態となる。
ある。３ステー上コントロール入力１５に正論理におけ
る″０″ルベルが加えられると抵抗１７を流れる電流は
ダイオード１６ｔ−通って入力端子１５側へ流れるので
トランジスタ１９は遮断状態とな９、従ってトランジス
タ２３もベース電流が供給されず遮断状態となる。ｔた
トランジスタ２５は抵抗１８’ｌｉ−通してベース電流
が供給され導通状態となりトランジスタ２７ｔ−駆動す
るので３ステ一トコントロール回路の出力に接続された
ダイオード２８．２９の〃ソード側はルベルとなるため
ダイオード２８．２９は遮断状態となる。
この状態で入力１に“０″ルベルが加えられると抵抗３
ｔ−流れる電流はダイオード２ｆ：通して入力端子側に
流れるのでトランジスタ５は遮断状態となりトランジス
タ９もベース電流が供給されず遮断状態となる。またト
ランジスタ１１は抵抗４全通してベース電流が供給され
導通重態となりトランジスタ１３ｔ−駆動しその結果出
力１４は“ｒレベルとなる。ここで３ステートコントロ
ールゲート入力１５が“１″レベルになると抵抗１７ｔ
−流れる電流はトランジスタ１９のベース駆動電流とな
りトランジスタ１９は導通状態となってトランジスタ２
３ｔ−駆動するのでトランジスタ２３は導通状態となり
ダイオード２８，２９のカソード側は″０″ルベルとな
る。従ってダイオード２９のアノードに接続されている
トランジスタ１１のベース電位は低下しトランジスタ１
１及び１３は導通状態から遮断状態に変化する。従りて
出力１４はトランジスタ９．及び１３が共に遮断状態に
あるため高インピーダンス状態となる。入力１に“ｌ＃
″レベルが与えられ３ステートコントロールゲート入力
１５に“θ″ルベル与えられた場合は前述のように３ス
テートコントロールゲートの出力はｌ“レベルとなりダ
イオード２８．２９は遮断状態と逐りｌ〜１４よりなる
論理ゲート回路の出力には影響を与えない。つまり入力
ｌに“ｌ″ルベル与えられるとトランジスタ５は抵抗３
を通してベース電流が供給され導通状態となりトランジ
スタ９（−駆動し出力１４は″Ｏ″ルベルとなる。この
ときトランジスタ１１．１び１３は遮断状態にある。こ
こで入η１５を″１ルベルとすると３ステートコントロ
ールゲートの出力は“０′″レベルとな９ダイオード２
８．２９は導通状態となる。従って導通状態にあるトラ
ンジスタ５０ペース電位は下げられトランジスタ５は遮
断状態となりトランジスタ９もベース電流が供給されず
遮断状態となる。またトランジスタ５が遮断状１１にな
ってもトランジスタ１１はダイオード２９が導通状態に
あるためベース電位は上昇せずに遮断状態のままである
。
ｔ−流れる電流はダイオード２ｆ：通して入力端子側に
流れるのでトランジスタ５は遮断状態となりトランジス
タ９もベース電流が供給されず遮断状態となる。またト
ランジスタ１１は抵抗４全通してベース電流が供給され
導通重態となりトランジスタ１３ｔ−駆動しその結果出
力１４は“ｒレベルとなる。ここで３ステートコントロ
ールゲート入力１５が“１″レベルになると抵抗１７ｔ
−流れる電流はトランジスタ１９のベース駆動電流とな
りトランジスタ１９は導通状態となってトランジスタ２
３ｔ−駆動するのでトランジスタ２３は導通状態となり
ダイオード２８，２９のカソード側は″０″ルベルとな
る。従ってダイオード２９のアノードに接続されている
トランジスタ１１のベース電位は低下しトランジスタ１
１及び１３は導通状態から遮断状態に変化する。従りて
出力１４はトランジスタ９．及び１３が共に遮断状態に
あるため高インピーダンス状態となる。入力１に“ｌ＃
″レベルが与えられ３ステートコントロールゲート入力
１５に“θ″ルベル与えられた場合は前述のように３ス
テートコントロールゲートの出力はｌ“レベルとなりダ
イオード２８．２９は遮断状態と逐りｌ〜１４よりなる
論理ゲート回路の出力には影響を与えない。つまり入力
ｌに“ｌ″ルベル与えられるとトランジスタ５は抵抗３
を通してベース電流が供給され導通状態となりトランジ
スタ９（−駆動し出力１４は″Ｏ″ルベルとなる。この
ときトランジスタ１１．１び１３は遮断状態にある。こ
こで入η１５を″１ルベルとすると３ステートコントロ
ールゲートの出力は“０′″レベルとな９ダイオード２
８．２９は導通状態となる。従って導通状態にあるトラ
ンジスタ５０ペース電位は下げられトランジスタ５は遮
断状態となりトランジスタ９もベース電流が供給されず
遮断状態となる。またトランジスタ５が遮断状１１にな
ってもトランジスタ１１はダイオード２９が導通状態に
あるためベース電位は上昇せずに遮断状態のままである
。
その結果出力１４は高インピーダンス状態となる。
このような従来３ステ一ト出力論理ゲート回路において
トランジスタ２３は３ステートコントロールゲート入力
１５に“１′″レベルを与え出力１４を高インピーダン
ス状態とするためにダイオード２８．２９に通してトラ
ンジスタ５及びトランジスタ１１のベース電位を下げト
ランジスタ５反びトランジスタ１３ｔ−遮断状態とする
働Ｉ！ヲする。
トランジスタ２３は３ステートコントロールゲート入力
１５に“１′″レベルを与え出力１４を高インピーダン
ス状態とするためにダイオード２８．２９に通してトラ
ンジスタ５及びトランジスタ１１のベース電位を下げト
ランジスタ５反びトランジスタ１３ｔ−遮断状態とする
働Ｉ！ヲする。
この時トランジスタ５０ベース電位ＶＢＱｓ 及びトラ
ンジスタ１１のベース電位ｖＢＱＩ １は次の式で衆わ
される。
ンジスタ１１のベース電位ｖＢＱＩ １は次の式で衆わ
される。
■ ＝ｖ ＋■ （入力１が″１ルベルの時）■Ｉ
Ｑｓ Ｄ！Ｉ ＣＩＩＱ２３■ｊｌＱ１１
＝ＶＤＩＩ＋ＶＣＩＱ２１１ （人力ｌが“０“レベル
の時）■Ｖ はトランジスタ２３のコレクタエミッ
タＣＩＩＱ！ａ 間電圧＆ ＶＤ２＠ ２゜はダイオード２８．２９の
願方同電圧である。ここで３ステ一トコントロール人力
ｔ−”１”″レベルにし導通状態にあるトランジスタ５
又は１３ｔ−遮断状態とするにはトランジスタ５及び１
３０ペ一ス電位は次の条件を満たせばよい。
Ｑｓ Ｄ！Ｉ ＣＩＩＱ２３■ｊｌＱ１１
＝ＶＤＩＩ＋ＶＣＩＱ２１１ （人力ｌが“０“レベル
の時）■Ｖ はトランジスタ２３のコレクタエミッ
タＣＩＩＱ！ａ 間電圧＆ ＶＤ２＠ ２゜はダイオード２８．２９の
願方同電圧である。ここで３ステ一トコントロール人力
ｔ−”１”″レベルにし導通状態にあるトランジスタ５
又は１３ｔ−遮断状態とするにはトランジスタ５及び１
３０ペ一ス電位は次の条件を満たせばよい。
ｖＩＩＱＩ ＜ ■ＩＩＩＱＩ ＋ ｖＩＩＱＩ（入力
ｌが“１”レベルの時）■■ＩＱＩ １ ＜ ｖＩＩＱ
Ｉ １ ＋ ■□、１．（入力ｌが“Ｏ“レベルの時）
■ｖｖｖ ｖ はそれぞれドブン１１Ｑａｌ
１ｌｌＱ１１ｔ ＩＩＱＩＩＩ
ＩＩＩＱＩＩジスタ５，９，１１．１３のベース
エミッタ間電圧である。式■と■及び■と■よりトラン
ジスタ２３のコレクタ・ベース間の電圧が出力を高イン
ピーダンス状態とするために満足しなければならない条
件は以下のように表る。
ｌが“１”レベルの時）■■ＩＱＩ １ ＜ ｖＩＩＱ
Ｉ １ ＋ ■□、１．（入力ｌが“Ｏ“レベルの時）
■ｖｖｖ ｖ はそれぞれドブン１１Ｑａｌ
１ｌｌＱ１１ｔ ＩＩＱＩＩＩ
ＩＩＩＱＩＩジスタ５，９，１１．１３のベース
エミッタ間電圧である。式■と■及び■と■よりトラン
ジスタ２３のコレクタ・ベース間の電圧が出力を高イン
ピーダンス状態とするために満足しなければならない条
件は以下のように表る。
■・■ヨリＶＣＩＱ雪１＜■ｌＱ＄＋■１ｌＱｉｌ −
ＶＤ！Ｉ ■■、■よ多ｖ ＜ｖ ＋
Ｖ −Ｖ ■ＣＩＱ１１Ｓ ＩＱＩ
Ｉ ｉ＋ＩＱ１ｓ Ｄｏｌｌこの時トラン
ジスタ２３にはダイオード２８及び２９ｔ通してコレク
タに電流が流れるのでこの電流を吸収しかつ式■及び■
・・を十分満足するようにトランジスタ２３のベース・
エミッタ間ヲ低くする丸めにはその構成面積を大きなも
のとしなければならない。しかしトランジスタ２３ｔ−
大きな構成面積とすることはトランジスタ２３のベース
コレクタ間の容量及びコレクタエミッタ間の容量の増加
を招き１−ｔ−の結果ペースコレクタ間容量の増加はト
ランジスタ２３のターンオフ時間の増大を引き起こし、
３ステ一トコントロール用ゲート人力１５が“１″ルベ
ルから“０″レベルへ変化し出力１４が高インピーダン
ス状態から“θ″レベルは“１″ルベルへ変化するまで
の時間が増大する。
ＶＤ！Ｉ ■■、■よ多ｖ ＜ｖ ＋
Ｖ −Ｖ ■ＣＩＱ１１Ｓ ＩＱＩ
Ｉ ｉ＋ＩＱ１ｓ Ｄｏｌｌこの時トラン
ジスタ２３にはダイオード２８及び２９ｔ通してコレク
タに電流が流れるのでこの電流を吸収しかつ式■及び■
・・を十分満足するようにトランジスタ２３のベース・
エミッタ間ヲ低くする丸めにはその構成面積を大きなも
のとしなければならない。しかしトランジスタ２３ｔ−
大きな構成面積とすることはトランジスタ２３のベース
コレクタ間の容量及びコレクタエミッタ間の容量の増加
を招き１−ｔ−の結果ペースコレクタ間容量の増加はト
ランジスタ２３のターンオフ時間の増大を引き起こし、
３ステ一トコントロール用ゲート人力１５が“１″ルベ
ルから“０″レベルへ変化し出力１４が高インピーダン
ス状態から“θ″レベルは“１″ルベルへ変化するまで
の時間が増大する。
又コレクタエミッタ間容量の増加はトランジスタ２３の
ターンオン時間の増大を招１！３ステートコントロール
用ゲート人力１５が“θ″ルベルカラ″１″レベル変化
し出力１４が“Ｏ″′又は“ｌ″ルベルら高インピーダ
ンス状態へ変化するまでの時間が増大する。
ターンオン時間の増大を招１！３ステートコントロール
用ゲート人力１５が“θ″ルベルカラ″１″レベル変化
し出力１４が“Ｏ″′又は“ｌ″ルベルら高インピーダ
ンス状態へ変化するまでの時間が増大する。
以上述べた如く第１図に示す従来の３ステ一ト出力論理
回路は出力を高インピーダンス状態から“θ″′又は″
１″ルベル及びθ″又は１“レベルから−１ 高レベル状態に変化させる場合の伝達遅延時間の短縮化
において多くの欠点を有している。
回路は出力を高インピーダンス状態から“θ″′又は″
１″ルベル及びθ″又は１“レベルから−１ 高レベル状態に変化させる場合の伝達遅延時間の短縮化
において多くの欠点を有している。
本発明はこのような事情に鑑みてなされたもので簡単な
構成で伝達遅延時間の改善された３ステ一ト出力論理回
路を提供することを目的とする。
構成で伝達遅延時間の改善された３ステ一ト出力論理回
路を提供することを目的とする。
第２図は本発明の一実施例を示す回路図で、第１図に示
した従来回路と異なるところは、１〜１４より構成され
る論理ゲート回路と１５〜２７よシなる３ステ一トコン
トロール回路との間に挿入されたダイオード２８及び２
９のかわｐにベースがトランジスタ２３のコレクタに、
第１のエミッタがトランジスタ５のベースに、第２のエ
ミッタがトランジスタ１１のベースに接続され、コレク
タが接地されたマルチエミッタＰＮＰ）ランジスタを用
いたことである。
した従来回路と異なるところは、１〜１４より構成され
る論理ゲート回路と１５〜２７よシなる３ステ一トコン
トロール回路との間に挿入されたダイオード２８及び２
９のかわｐにベースがトランジスタ２３のコレクタに、
第１のエミッタがトランジスタ５のベースに、第２のエ
ミッタがトランジスタ１１のベースに接続され、コレク
タが接地されたマルチエミッタＰＮＰ）ランジスタを用
いたことである。
以下にこのような本発明ＤＴＬの動作について述べる。
まず論理ゲート回路人力ｌ及び３ステ一トコントロール
回路人力１５に“θ″ルベル与、ｔられているとする。
回路人力１５に“θ″ルベル与、ｔられているとする。
この状態において抵抗１７ｔ−流れる電流はダイオード
１６ｔ−通して入力側に流れトランジスタ１９にはベー
ス電流が供給されないのでトランジスタ１９は遮断状態
となシ、トランジスタ２３もベース電流が供給されない
ので遮断状態となる。またトランジスタ２５には抵抗１
ｓｔ−通してベース電流が供給されるのでトランジスタ
２５及び２７は導通状態となりＰＮＰ）ランジスタ３１
のベースには″１″ルベルが与えられる。従ってトラン
ジスタ３１はベース電流が流れストランジスタ３１は遮
断状態となシトランジスタ３１の２つのエミッタに接続
されているトランジスタ５０ベース及ヒトランジスタ１
１０ベース電位には影響を与えない。従って入力ｌに“
０″レベルが与えられると抵抗３を流れる電流はダイオ
ード２全通して入力側に流れるのでトランジスタ５はベ
ース電流が供給されないので遮断状態となりトランジス
タ９も遮断状態となる。ま九トランジスタ１１は抵抗４
全通してベース電流が供給され導通状態となりトランジ
スタ１３のベースを駆動するので出力１４は“１″ルベ
ルとなる。この状態において３ステートコントロール入
力１ｓｔ−“１”レベルとすると抵抗１７ｔ−通してト
ランジスタ１９にベース電流が供給されトランジスタ１
９は導通状態とな９トランジスタ２３ｔ−駆動するので
、トランジスタ３１のベースには″θ″ルベルｄｌ与え
ら、り、）ランジスタ３１は導通状態となる。この時４
過状態にあったトランジスタ１１はトランジスタ３１が
導通状態となることにょ夛そのベース電位が低下しトラ
ンジスタ１１及び１３は速断状態となシま九トランジス
タ５，９も速断状態にあるので出力１４は高インピーダ
ンス状態となる。
１６ｔ−通して入力側に流れトランジスタ１９にはベー
ス電流が供給されないのでトランジスタ１９は遮断状態
となシ、トランジスタ２３もベース電流が供給されない
ので遮断状態となる。またトランジスタ２５には抵抗１
ｓｔ−通してベース電流が供給されるのでトランジスタ
２５及び２７は導通状態となりＰＮＰ）ランジスタ３１
のベースには″１″ルベルが与えられる。従ってトラン
ジスタ３１はベース電流が流れストランジスタ３１は遮
断状態となシトランジスタ３１の２つのエミッタに接続
されているトランジスタ５０ベース及ヒトランジスタ１
１０ベース電位には影響を与えない。従って入力ｌに“
０″レベルが与えられると抵抗３を流れる電流はダイオ
ード２全通して入力側に流れるのでトランジスタ５はベ
ース電流が供給されないので遮断状態となりトランジス
タ９も遮断状態となる。ま九トランジスタ１１は抵抗４
全通してベース電流が供給され導通状態となりトランジ
スタ１３のベースを駆動するので出力１４は“１″ルベ
ルとなる。この状態において３ステートコントロール入
力１ｓｔ−“１”レベルとすると抵抗１７ｔ−通してト
ランジスタ１９にベース電流が供給されトランジスタ１
９は導通状態とな９トランジスタ２３ｔ−駆動するので
、トランジスタ３１のベースには″θ″ルベルｄｌ与え
ら、り、）ランジスタ３１は導通状態となる。この時４
過状態にあったトランジスタ１１はトランジスタ３１が
導通状態となることにょ夛そのベース電位が低下しトラ
ンジスタ１１及び１３は速断状態となシま九トランジス
タ５，９も速断状態にあるので出力１４は高インピーダ
ンス状態となる。
次に入力ｌに“１″レベルが加えられ３ステートコント
ロール入カ１５が″ｏａａレベルからｌレベルに変化す
る場合について述べる。３ステ一トコントロール人力１
５に″θ″レベルが加えられている場合には前述のよう
にトランジスタ３１は速断状態にあり、従って論理ゲー
ト回路の動作には影響を与えない喪め入力ｌに“１″ル
ベルが加えられるとトランジスタ５Ｆｉ抵抗３ｔ−通し
てベース電流が供給され導通状態となシトラン・ジスタ
９を駆動子１、．１′１へ るのでトランジスタ９も□導通状態となり出力１４は“
θ″ルベルなる。この時トランジスタ１１゜１３は遮断
状態にある。ここで３ステ一トコントロール人力１５が
０“レベルへ変化するトランジスタ３１のベースには０
“レベルが加えられトランジスタ３１は導通状態となる
。従って導通状態にあったトランジスタ５はそのベース
電位が低下し遮断状態となるのでトランジスタ９はベー
ス電流が供給されず連断状態となる。ま友迩断状態にあ
るトランジスタ１１．１３ｄ）ランジスタ５が遮断状態
となってもトランジスタ３１にょ９そ、のベース電位は
ｖ ＋ｖ でありＶ□Ｑ１、＋ＣＩＱｉｌａ
ｍＩＱＩＩＩ ■□、１．より低いのでトランジスタ１１及び２３は遮
断状態を維持する。従って出力１４は高インピーダンス
状態となる。
ロール入カ１５が″ｏａａレベルからｌレベルに変化す
る場合について述べる。３ステ一トコントロール人力１
５に″θ″レベルが加えられている場合には前述のよう
にトランジスタ３１は速断状態にあり、従って論理ゲー
ト回路の動作には影響を与えない喪め入力ｌに“１″ル
ベルが加えられるとトランジスタ５Ｆｉ抵抗３ｔ−通し
てベース電流が供給され導通状態となシトラン・ジスタ
９を駆動子１、．１′１へ るのでトランジスタ９も□導通状態となり出力１４は“
θ″ルベルなる。この時トランジスタ１１゜１３は遮断
状態にある。ここで３ステ一トコントロール人力１５が
０“レベルへ変化するトランジスタ３１のベースには０
“レベルが加えられトランジスタ３１は導通状態となる
。従って導通状態にあったトランジスタ５はそのベース
電位が低下し遮断状態となるのでトランジスタ９はベー
ス電流が供給されず連断状態となる。ま友迩断状態にあ
るトランジスタ１１．１３ｄ）ランジスタ５が遮断状態
となってもトランジスタ３１にょ９そ、のベース電位は
ｖ ＋ｖ でありＶ□Ｑ１、＋ＣＩＱｉｌａ
ｍＩＱＩＩＩ ■□、１．より低いのでトランジスタ１１及び２３は遮
断状態を維持する。従って出力１４は高インピーダンス
状態となる。
第１図の従来例において３ステートコ／トロールゲート
入力１５を“１′″レベルとし出力１４ｔ−高インピー
ダンス状態とする場合にトランジスタ２３は抵抗３，４
及びダイオード２８．２９を通して電源から流れる電流
を引き込みがっ■、■式に示した条件を満九丁ようにそ
の構造を大きなものとしなければならなかった。しかし
本発明によれば出力１４ｔ−高インピーダンス状態とす
る場合にトランジスタ２３のコレクタに流れる電流はト
ンジメタ３１ｔ−導通状態とする九めのベース電流のみ
であるのでトランジスタ２３は従来回路に比較しかなり
小さな構成面積で丁み、従ってトランジスタ２３のベー
スコレクタ間及びコレクタエミッ゛り間の容量が減少し
それによりトランジスタ２３のターンオン時間及びター
ンオフ時間が著しく短縮される。その結果３ステ一トコ
ントロール人力１５が“１”レベルとなり出力１４が高
インピーダンスとなるまでの時間及び３ステ一トコント
ロール人力１５が“１′″レベルから“θ″ルベルなり
出力１４が高インピーダンスから０′″又は“１″ルベ
ルへ変化するまでの時間が短縮される。
入力１５を“１′″レベルとし出力１４ｔ−高インピー
ダンス状態とする場合にトランジスタ２３は抵抗３，４
及びダイオード２８．２９を通して電源から流れる電流
を引き込みがっ■、■式に示した条件を満九丁ようにそ
の構造を大きなものとしなければならなかった。しかし
本発明によれば出力１４ｔ−高インピーダンス状態とす
る場合にトランジスタ２３のコレクタに流れる電流はト
ンジメタ３１ｔ−導通状態とする九めのベース電流のみ
であるのでトランジスタ２３は従来回路に比較しかなり
小さな構成面積で丁み、従ってトランジスタ２３のベー
スコレクタ間及びコレクタエミッ゛り間の容量が減少し
それによりトランジスタ２３のターンオン時間及びター
ンオフ時間が著しく短縮される。その結果３ステ一トコ
ントロール人力１５が“１”レベルとなり出力１４が高
インピーダンスとなるまでの時間及び３ステ一トコント
ロール人力１５が“１′″レベルから“θ″ルベルなり
出力１４が高インピーダンスから０′″又は“１″ルベ
ルへ変化するまでの時間が短縮される。
以上述べ危如く本発明によれば従来の３ステート出力ト
ランジスタ・トランジスタロジックあるいは３ステート
出力ダイオードトランジスタロジツクに比較し素子数も
同じで伝達遅延時間が大きく改善された３ステート出力
論理回路が得られる。
ランジスタ・トランジスタロジックあるいは３ステート
出力ダイオードトランジスタロジツクに比較し素子数も
同じで伝達遅延時間が大きく改善された３ステート出力
論理回路が得られる。
第１図は従来の３ステート出力ＤＴＬの代弐例を示す回
路図、第２図は本発明３ステート出力論理回路の一実施
例を示す回路図である。 ｌ・・・・・・論理ゲート回路入力端子部、２．１６・
・・・・・シ璽ットキーバリアダイオードｋ ３１
４． ｓ。 ７．１０，１２，１７，１ｇ、２０，２１，２４゜２６
・・・・・・抵抗、１ｓ・・・・・・３ステ一トコント
ロール回路入力端子部、５．１９・・・・・・シ嘗ット
キーバリアダイオードクフンプ付位相反転トランジスタ
。 ８．２２・・・・・・シロットキーパリアダイオードク
ランプ付プルダウントランジスタ、１１．２５・・・・
・・シ冒ットキーバリアクランプ付出力バッファトラン
ジｘｐ、１３．２７・・＋ｊｌｌｌ”ｌ”レベル出方ト
ランジスタ、９．２３・・・・・・シーツトキーハリア
クフンプ付出力トフンジスタ、２８．′２９・・印・ダ
イオード、３１・・・・・・マルチエミッタＰＮＰ）フ
ンジスタ。 ３０・・・・・・電源端子、１４・・・・・・出力端子
。
路図、第２図は本発明３ステート出力論理回路の一実施
例を示す回路図である。 ｌ・・・・・・論理ゲート回路入力端子部、２．１６・
・・・・・シ璽ットキーバリアダイオードｋ ３１
４． ｓ。 ７．１０，１２，１７，１ｇ、２０，２１，２４゜２６
・・・・・・抵抗、１ｓ・・・・・・３ステ一トコント
ロール回路入力端子部、５．１９・・・・・・シ嘗ット
キーバリアダイオードクフンプ付位相反転トランジスタ
。 ８．２２・・・・・・シロットキーパリアダイオードク
ランプ付プルダウントランジスタ、１１．２５・・・・
・・シ冒ットキーバリアクランプ付出力バッファトラン
ジｘｐ、１３．２７・・＋ｊｌｌｌ”ｌ”レベル出方ト
ランジスタ、９．２３・・・・・・シーツトキーハリア
クフンプ付出力トフンジスタ、２８．′２９・・印・ダ
イオード、３１・・・・・・マルチエミッタＰＮＰ）フ
ンジスタ。 ３０・・・・・・電源端子、１４・・・・・・出力端子
。
Claims (1)
- ダイオードまたはトランジスタからなる入力ゲート回路
とエミッタ接地の出力トランジスタとの間に位相反転ト
ランジスタを挿入し、該位相反転トランジスタのコレク
タと前記出力トランジスタのコレクタとの間に出力バッ
ファトランジスタを含む出力バッファ回路を有する論理
回路と、ｌ＊論理回路の出力を高インピーダンス状態と
するか該論理回路の入力によって決定される状態とする
かを制御するための制御用論理回路とからなる３ステ一
ト出力論理回路において、前記論理回路と前記制御量論
ｍ１回路とを、ベースが前記制御用論理回路の出力に接
続され、第１のエミッタが前記位相反転トランジスタの
ベースに、第２のエミッタが前記出力バッファトランジ
スタのベースに接続され、コレクタが接地され九ＰＮＰ
）ランジスタを介して接続したこと１ｍ黴とする出力論
理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56215658A JPS58111435A (ja) | 1981-12-24 | 1981-12-24 | 出力論理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56215658A JPS58111435A (ja) | 1981-12-24 | 1981-12-24 | 出力論理回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58111435A true JPS58111435A (ja) | 1983-07-02 |
Family
ID=16676031
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56215658A Pending JPS58111435A (ja) | 1981-12-24 | 1981-12-24 | 出力論理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58111435A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6139724A (ja) * | 1984-07-19 | 1986-02-25 | タンデム コンピユーターズ インコーポレーテツド | 低駆動電流を用いた３状態ゲートアレイ用ドライバ回路 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54158954A (en) * | 1978-06-02 | 1979-12-15 | Asea Ab | Device for measuring fiber optical |
| JPS56137236A (en) * | 1980-03-31 | 1981-10-27 | Mitsubishi Electric Corp | Measuring device for temperature |
-
1981
- 1981-12-24 JP JP56215658A patent/JPS58111435A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54158954A (en) * | 1978-06-02 | 1979-12-15 | Asea Ab | Device for measuring fiber optical |
| JPS56137236A (en) * | 1980-03-31 | 1981-10-27 | Mitsubishi Electric Corp | Measuring device for temperature |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6139724A (ja) * | 1984-07-19 | 1986-02-25 | タンデム コンピユーターズ インコーポレーテツド | 低駆動電流を用いた３状態ゲートアレイ用ドライバ回路 |
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