KR930010944B1

KR930010944B1 - 바이씨모스 로직의 다중 입력 낸드회로

Info

Publication number: KR930010944B1
Application number: KR1019910004138A
Authority: KR
Inventors: 함윤석
Original assignee: 금성일렉트론 주식회사; 문정환
Priority date: 1991-03-15
Filing date: 1991-03-15
Publication date: 1993-11-17
Also published as: KR920019093A

Abstract

내용 없음.

Description

바이씨모스 로직의 다중 입력 낸드회로

제1도는 종래의 회로도.

제2도는 본 발명에 따른 회로도이다.

* 도면의 주요부분에 대한 부호의 설명

10 : 노이즈제거부 20 : 스위칭부

30 : 반전부

본 발명은 낸드회로에 관한 것으로, 특히 다중 입력시 동작 특성을 개선시킨 바이씨모스(BiCMOS)로직의 다중 입력 낸드회로에 관한 것이다.

종래의 대표적인 낸드회로로는 제1도에 도시한 바와 같이 특허 공보 89-4451호에 개시된 토템폴형 바이씨모스 낸드회로가 있다.

이 회로는 콜렉터가 전원단자(V_DD)에, 에미터가 출력단자(V₀)에 접속되는 NPN 트랜지스터(Q₁₁)와, 콜렉터가 출력단자(V₀)에, 에미터가 접지전위에 접속되는 NPN 트랜지스터(Q₁₂)와, 소오스가 전원단자(V_DD)에 연결되고, 드레인은 NPN 트랜지스터(Q₁₁)의 베이스에 입력되는 PMOS 트랜지스터(N₁₃,N₁₄)와, PMOS 트랜지스터(P₁₁) 및 NMOS 트랜지스터(N₁₃)의 게이트에 입력되는 입력단자(Vina)와, PMOS 트랜지스터(P₁₁) 및 NMOS 트랜지스터(N₁₄)의 게이트에 입력되는 입력단자와, 저항(R₁₁,R₁₂)으로 구성된다.

[표 1]

제1도의 회로의 논리동작을 나타낸 표 1에서 알 수 있는 바와 같이, 입력단자(Vina, Vinb)에 모두 ＂0＂레벨이 인가될때 PMOS 트랜지스터(P₁₁,P₁₂)가 온으로 되고, NMOS 트랜지스터(N₁₃,N₁₄)가 오프로 되어 NPN 트랜지스터(Q₁₁)는 온이되고 NPN 트랜지스터(Q₁₂)는 오프된다.

따라서 출력단자(V₀)에는 ＂1＂이 출력된다. 또한, 입력단자(Vina, Vinb)의 한쪽에 ＂0＂이 인가 될때는 PMOS 트랜지스터(P₁₁,P₁₂)중 ＂0＂이 인가되는 쪽이 온으로 되며, NMOS 트랜지스터(N₁₃,N₁₄)중 ＂1＂이 인가되는 쪽이 온으로 된다.

따라서 NPN 트랜지스터(Q₁₁)의 베이스 전위가 상승하게 되어 NPN 트랜지스터(Q₁₁)는 온이되며, NPN 트랜지스터(Q₁₂)는 저항(R₁₂)을 통해 단락되어 오프로 되므로 출력단자(V₀)에는 ＂1＂레벨이 출력된다.

한편, 입력단자(Vina,Vinb)에 모드 ＂1＂이 인가될 경우에는 PMOS 트랜지스터(P₁₁,P₁₂)가 오프되고 NMOS 트랜지스터(N₁₃,N₁₄)가 온이되어 NPN 트랜지스터(Q₁₁)가 베이스, 에미터 간의 저항(R₁₁)을 통해 단락되어 오프되며 NPN 트랜지스터(Q₁₂)는 베이스, 콜렉터 간의 NMOS 트랜지스터(N₁₃,N₁₄)를 통해 단락되므로 NPN 트랜지스터(Q₁₂)의 베이스에는 출력단자(V₀)에서 전류가 공급되고 NPN 트랜지스터(Q₁₂)가 온으로 되어, 출력단자(V₀)에는 ＂0＂레벨이 출력된다.

그러나, 이와 같은 종래회로는 사용범위가 제한되고 입력단의 노이즈가 출력단에 그대로 전달되기 쉬운 결점이 있으며 다중입력 로직을 구성할 경우 트랜지스터가 많이 사용되어 속도가 저하됨과 아울러 원가가 상승되는 결점이 있었다.

본 발명은 이와 같은 문제점을 해결하기 위한 것으로, 본 발명의 목적은 노이즈 제거를 위해 입력측에 노이즈 제거부를 마련하고 동작속도 개선을 위해 쇼트키 소자를 사용한 바이씨모스 로직의 다중입력낸드 회로를 제공하는 것이다.

이하, 본 발명을 첨부도면에 의하여 상세히 설명한다.

제2도는 본 발명에 따른 회로도로서, 다수의 입력단(Vin₁-Vin_n-1)의 각각에 트랜지스터(X₁-X_n-1)를 연결하여 입력신호의 노이즈를 제거하기 위한 노이즈제거부(10)와, 전원전압(V_DD)이 저항(R₁)을 통해 다수개의 PNP 트랜지스터(Q₁~Q_n-1)의 에미터에 병렬 접속됨과 아울러 앤모드 트랜지스터(N₁) 게이트에 접속되고, 상기 다수의 PNP 트랜지스터(Q₁~Q_n-1)의 베이스는 상기 다수 입력단의 각각에 하나씩 연결되고, 상기 PNP 다수의 트랜지스터(Q₁~Q_n-1)의 콜렉터는 그라운트에 접속되며, 상기 앤모스 트랜지스터(N₁)의 소오스는 전원전압에 연결되고, 앤모스 트랜지스터(N₁)의 드레인은 다수의 다이오드(SD₁~SD_n-1) 애노드에 연결되고, 상기 다수의 다이오드(SD₁~SD_n-1)의 캐소우드는 각 입력단에 하나씩 상기 다수의 PNP 트랜지스터(Q₁~Q_n-1)와 병렬로 연결되어 노이즈가 제거된 입력신호의 전체가 하이레벨일 경우 하이레벨을 출력시키고 적어도 하나가 로우레벨일 경우 로우레벨을 출력시키는 스위칭부(20)와, 스위칭부(20)의 출력단이 피모스(P₁) 및 앤모스(N₂)의 게이트와 다이오드(SD_b)의 캐소드에 접속되고, 피모스(P₁)의 소오스는 전원단(V_DD)에, 앤모스(N₂)의 소오스는 접지되며, 또한 전원전압(V_DD)의 저항을 통해 NPN 트랜지스터(Q_a)와 쇼트키 NPN 트랜지스터(SQ₁)의 콜렉터에 접속되고, 상기 쇼트키 NPN 트랜지스터(SQ₁)의 베이스는 상기 피모스(P₁) 및 앤모스(N₂)의 드레인과 다이오드(SD_a)의 캐소드에 공통으로 연결되며, 쇼트키 NPN 트랜지스터(SQ₁)의 에미터는 상기 트랜지스터(Q_a)의 베이스와 다이오드(SD_a,SD_b)의 애노드에 병령 연결됨과 동시에 저항(R₆)을 통해 접지되고, 또한 스위칭부(20)의 출력단은 앤모스(N₃)의 게이트에 접속되고, 상기 트랜지스터(Q_a)에 에미터는 앤모스(N₃)의 소오스와 쇼트키 NPN 트랜지스터(SQ₂)의 콜렉터에 접속되며, 앤모스(N₃)의 드레인은 게이트가 전원단(V_DD)에 접속되고 소오스가 접지된 앤모스(N₄)의 드레인과 접속됨과 동시에 쇼트키 NPN 트랜지스터(SQ₂)의 베이스에 연결되며, 쇼트키 NPN 트랜지스터(SQ₂)에 베이스는 두개의 저항(R₇,R₈)을 통해 쇼트키 NPN 트랜지스터(SQ₃)의 콜렉터 및 베이스에 접속되고 쇼트키 NPN 트랜지스터의 에미터는 접지된 구성으로 스위칭부(20)의 출력을 반전시키기 위한 반전부(30)로 구성된다.

여기서, 스위칭부(20)와 반전부(30)의 다이오드(SD₁~SD_n-1,SD_a,SD_b) 및 쇼트키 트랜지스터(SQ₁-SQ₃)는 동작 속도를 향상시키기 위하여 구성된 것이다.

이하에서 회로의 동작을 설명하기로 한다.

먼저, 입력단(Vin₁-Vin_n-1)으로 모두 하이레벨이 입력될 경우에 트랜지스터(X₁-X_n-1)로 구성된 노이즈 제거부(10)에 의해 노이즈가 제거되고, 스위칭부(20)에서는 PNP 트랜지스터(Q₁~Q_n-1)가 모두 오프되어 전원(V_DD)이 저항(R₁)을 통해 NMOS 트랜지스터(N₁)에 인가되므로 이 NMOS 트랜지스터(N₁)가 온되어 하이레벨을 출력하고 이때, 다이오드(SD₁-DS_n-1)는 모두 오프된다.

따라서, 반전부(30)에서는 스위칭부(20) 출력이 하이레벨이므로 PMOS 트랜지스터(P₁)는 오프됨과 동시에 NMOS 트랜지스터(N₂)(N₃)는 온된다.

이때, NMOS 트랜지스터(N₄)는 게이트에 전원(V_DD)이 인가되어 항상 온상태를 유지하게 된다.

결국 쇼트키 트랜지스터(SQ₁)의 베이스에 로우레벨이 인가되어 쇼트키 트랜지스터(SQ₁)와 트랜지스터(Qa)가 모두 오프되고 다이오드(SDa)(SDb)가 오프된 상태에서 쇼트키 트랜지스터(SQ₂)(SQ₃)는 온되므로 출력단(V₀)으로는 로우레벨이 출력된다.

즉, 입력이 모두 하이레벨일때는 로우레벨이 출력되어 낸드게이트의 역할을 하게 된다.

한편, 입력단(Vin₁-Vin_n-1)으로 하나의 로우레벨이 입력될 경우 일례로 입력단(Vin_n-1)으로 로우레벨 입력시 동작을 살펴보면, 트랜지스터(Q_n-1)가 온되어 NMOS 트랜지스터(N₁)의 게이트에 로우레벨이 인가되므로 이 NMOS 트랜지스터(N₁)가 오프되고, 이에따라 스위칭부(20)의 출력은 로우레벨이 된다. 따라서, PMOS 트랜지스터(P₁)가 온됨과 동시에 앤-모스 트랜지스터(N₂)(N₃)가 오프되어 쇼트키 트랜지스트(SQ₁)와 트랜지스터(Q_a)는 온되는 반면에 쇼트키 트랜지스터(SQ₂)(SQ₃)가 오프되므로 결국 출력단(V₀)으로는 하이레벨이 출력된다.

이때, 다이오드(SD_a)(SD_b)는 온된다.

만일, 모든 입력이 로우레벨일 경우에도 상술한 동작원리에 의하여 스위칭부(20)의 출력이 로우레벨이 되어 출력단(V₀)으로 하이레벨이 출력됨으로써 결국 제2도의 회로는 낸드게이트의 역할을 하게된다.

이상 설명한 바와 같이, 본 발명에 따르면 바이폴라 트랜지스터를 사용하여 입력으로 들어오는 펄스의 하이와 로우 상태를 정확하게 조절할 수 있으며, 기생적으로 형성되는 트랜지스터를 감소할 수 있으며 출력구 동력을 높일 수 있다.

또한, 출력단에 쇼트키 트랜지스터를 사용하여 트랜지스터가 동작할때 전류를 빠르게 통하게 하여 고속 동작이 가능하며, 더우이 다수의 입력 신호를 갖는 낸드회로에 적용해서 칩면적을 최소로 할 수 있는 잇점이 있다.

Claims

다수의 입력단(Vin₁-Vin_n-1)의 각각에 트랜지스터(X₁-X_n-1)를 연결하여 입력신호의 노이즈를 제거하기 위한 노이즈제거부(10)와, 상기 입력단(Vin₁-Vin_n-1) 각각에 트랜지스터(Q₁~Q_n-1)의 베이스를 연결하고 각 트랜지스터(Q₁~Q_n-1)의 콜렉터는 접지되고, 에미터는 공통으로 전원단(V_DD) 및 앤모스(N₁)의 게이트에 연결되며, 앤모스(N₁)의 소오스는 전원단(V_DD)에 접속되고 드레인은 각 입력단(Vin₁-Vin_n-1)쪽으로 순방향인 다이오드(SD₁~SD_n-1)에 연결되어 각 입력단의 신호를 논리곱 연산하여 출력하는 스위칭부(20)와, 스위칭부(20)의 출력단이 피모스(P₁),앤모스(N₂,N₃)의 게이트 및 다이오드(SD₂)의 캐소드에 연결되고, 피모스(P₁) 및 앤모스(N₂)의 소오스는 각각 전원단 및 그라운트에 접지되며 전원단(V_DD)이 저항(R5)을 통해 트랜지스터(Q_a)와 쇼트키 트랜지스터(SQ₁)의 콜렉터에 연결되며 쇼트키 트랜지스터(SQ₁)의 에미터는 트랜지스터(Q_a)의 베이스와 다이오드(SD_a,SD_b)의 애노드에 연결됨과 동시에 저항(R₆)을 통해 접지되고, 상기 피모스(P₁) 및 앤모스(N₂)의 드레인은 공통으로 쇼트키 트랜지스터(SQ₁)의 베이스 및 다이오드(SD_a)의 캐소드와 연결되며, 상기 트랜지스터(Q_a)의 에미터는 출력단, 다이오드(SD_b)의 애노드, 에미터가 접지된 쇼트키 트랜지스터(SQ₂)의 콜렉터 및 앤모스(N₃)의 소오스와 연결되고, 앤모스(N₃)의 드레인은 게이트 및 소오스가 전원단(V_DD) 및 그라운트에 접지된 앤모스(N₄)의 드레인과 공통으로 쇼트키 트랜지스터(SQ₂)의 베이스에 접속되며, 쇼트키 트랜지스터(SQ₂)의 베이스는 저항(R₇,R₈)을 통해 에미터가 접지된 쇼트키 트랜지스터(SQ₃)의 콜렉터와 베이스에 접속되어 스위칭부(20)의 출력을 반전시키는 반전부(30)를 구비하여 구성됨을 특징으로 하는 바이씨 모스 로직의 다중 입력 낸드회로.
제1항에 있어서, 상기 스위칭부(20)와 상기 반전부(30)의 다이오드(SD₁~SD_n-1, SD_a,SD_b)는 동작속도를 향상시키기 위한 쇼트키 소자로 사용함을 특징으로 하는 바이씨모스 로직의 다중 입력 낸드회로.