KR920019093A - 바이씨모스 로직의 다중 입력 낸드회로 - Google Patents
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/20—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits characterised by logic function, e.g. AND, OR, NOR, NOT circuits
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Abstract
내용 없음
Description
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제2도는 본 발명에 따른 회로도이다.
Claims (3)
- 다수의 입력단(Vin1-Vinn-1)의 각각의 트랜지스터(X1-Xn-1)를 연결하여 입력신호의 노이즈를 제거하기 위한 노이즈 제거부(10)와, 상기 노이즈가 제거된 신호를 입력으로 하여 입력신호 전체가 하이레벨일 경우 하이레벨을 출력시키고 적어도 하나가 로우레벨일 경우 로우레벨을 출력시키는 스위칭부(20)와, 상기 스위칭부(20)의 출력레벨을 반전시키기 위한 반전부(30)로 구성된 바이씨모스 로직의 다중 입력낸드회로.
- 제1항에 있어서, 상기 스위칭부(20)와 상기 반전부(30)에 쇼트키 소자를 상호 연결한 것을 특징으로 하는 바이씨모스 로직의 다중 입력 낸드회로.
- 제1항 또는 제2항에 있어서, 상기 노이즈 제거부(10), 스위칭부(20), 상기 반전부(30)는 동일 기판상에 형성됨을 특징으로 하는 바이씨모스 로직의 다중 입력 낸드회로.※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019910004138A KR930010944B1 (ko) | 1991-03-15 | 1991-03-15 | 바이씨모스 로직의 다중 입력 낸드회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019910004138A KR930010944B1 (ko) | 1991-03-15 | 1991-03-15 | 바이씨모스 로직의 다중 입력 낸드회로 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR920019093A true KR920019093A (ko) | 1992-10-22 |
| KR930010944B1 KR930010944B1 (ko) | 1993-11-17 |
Family
ID=19312139
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019910004138A KR930010944B1 (ko) | 1991-03-15 | 1991-03-15 | 바이씨모스 로직의 다중 입력 낸드회로 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR930010944B1 (ko) |
-
1991
- 1991-03-15 KR KR1019910004138A patent/KR930010944B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR930010944B1 (ko) | 1993-11-17 |
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