KR890012449A - 프로그램가능 논리소자 - Google Patents

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Abstract

내용 없음.

Description

프로그램가능 논리소자
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명에 의한 PLD를 구성하는 PLE들의 제1실시예의 구성을 나타내는 회로도.
제2도는 상기 PLE내에서 사용되는 일치 탐지 회로의 구성을 나타내는 회로도.
제3도는 상기 PLE내에서 사용되는 제1 및 제2연장 회로의 구성예를 나타내는 회로도.

Claims (9)

  1. 다수개의 프로그램가능 논리요소(PLE)들이 배설되어 있고, 상기 프로그램가능 논리요소들은 상호 임의로 접속 가능하게 된 프로그램가능 논리소자에 있어서, 다수개의 프로그램가능 논리요소(30)에는 각각 일치탐지 수단과, 제1확장수단(31) 및 제2확장수단(32)이 형성되어 있으며, 상기 일치탐지 수단은, N입력신호(I0) 내지 (I3)의 조합들을 저장하고, N입력신호(I0) 내지 (I3)들의 조합이 저장된 조합들과 일치할때, 일치탐지 출력을 방생하는 P셋트의 수단(20A) 및 (20H)을 포함하여 구성되며, 상기 제1확장수단(31)은, 다른 PLE(30)로부터의 일치탐지 출력을 P셋트의 일치탐지 수단(20A) 내지 (20H)의 일치탐지 출력과 접속함으로써, N보다 많은 M입력신호의 조합 P셋트를 PLE(30)들에 저장할 수 있도록 하고, M입력 신호들의조합이, P셋트로 저장된 M입력신호의 조합과 일치할때, 일치신호를 발생하기 위한 조합적 논리회로를 확장하는 기능을 가지며, 상기 제2확장수단(32)은, 다른 프로그램가능 논리요소(30)로부터의 일치신호들을, 상기 제1확장수단(31)로부터 발생된 일치신호들과 접속시킴으로써 P셋트보다 많은 N또는 M입력신호의 조합들을 저장하는 조합적 논리회로로 확장하는 기능을 가지는 것을 특징으로하는 프로그램가능 논리소자.
  2. 제1항에 있어서, 상기 프로그램가능 논리요소(30)의 일치탐지수단(20A) 내지 (20H)으로의 입력신호(I0) 내지 (I3)의 적어도 일부를, 다른 입력신호를 교체될 수 있도록 하는 프로그램가능 선택기(50A) 내지 (50D)들이 더욱 부가되어 구성되는 것을 특징으로 하는 프로그램가능 논리소자.
  3. 제1항에 있어서, 상기 제1확장수단은, 각 일치탐지 수단(20A) 내지 (20H)으로부터의 일치탐지 출력을, 논리곱을 취하기 위하여, 다른 프로그램가능 논리요소(30)으로부터의 각 일치탐지 출력과 접속하며, 상기 논리곱의 총 논리합을, 상기 일치신호로서 상기 제2확장수단(32)으로 출력하는 것을 특징으로 하는 프로그램가능 논리소자.
  4. 제3항에 있어서, 상기 제1확장수단(31)은, 각 일치탐지수단(20A) 내지 (20H)으로부터의 일치탐지 출력과, 다른 프로그램가능 논리요소(30)로부터의 일치탐지 출력 사이의 논리적 곱을, 다른 프로그램가능 논리요소(30)로 접속하기 위한 출력단자들을 가지는 것을 특징으로 하는 프로그램가능 논리소자.
  5. 제1항에 있어서, 상기 제1확장수단(31)으로의 입력인, 다른 프로그램가능 논리요소(30)로부터의 일치탐지 출력들의 적어도 일부가, 프로그램가능 스위치 요소(S1) 내지 (S8)를 통하여 입력되는 것을 특징으로 하는 프로그램가능 논리소자.
  6. 제1항에 있어서, 상기 제2확장수단(32)은, 상기 제1확장수단(31)에서 보내진 일치신호와, 다른 프로그램가능 논리요소로부터의 일치신호 사이의 논리적 합을 취하는 것을 특징으로 하는 프로그램 가능 논리소자.
  7. 제1항에 있어서, 상기 일치탐지 수단(20A) 내지 (20H)은 : 다수개의 입력신호들의 정(正)논리들이 입력되는 제1전송게이트군(10A) 내지 (10D)과 ; 상기 입력신호들의 부(否)논리들이 입력되는 제2전송게이트군(14A) 내지 (14D)과 ; 상기 제1 및 제2전송게이트(10A) 내지 (10D), (14A) 내지 (14D)들중의 어느 하나를 턴온하고, 그에 대응하는 입력신호에 응답하여 다른 하나를 턴오프하는 신호를 발생하기 위한 프로그램 가능 저장요소군(16A) 내지 (16D) 및 ; 상기 제1 및 제2전송게이트 (10A) 내지 (10D), (14A) 내지 (14D)들의 출력단자들을 상호 접속시키기 위한 배선(18A) 내지 (18D)을 포함하는 프로그램가능 논리함수 발생수단(20)인 것을 특징으로 하는 프로그램가능 논리소자.
  8. 임의의 조합적 논리회로들이 실현될 수 있느 프로그램가능 논리소자에 있어서 : 다수개의 입력신호들의 정 논리가 입력되는 제1전송게이트군(10A) 내지 (10D)과 ; 상기 입력신호들의 부 논리가 입력되는 제2전송게이트군(14A) 내지 (14D)과 ; 상기 제1 및 제2전송게이트(10A) 내지 (10D), (14A) 내지 (14D)들 중의 어느 하나를 턴온하고, 그에 대응하는 입력신호에 응답하여 다른 하나를 턴오프하는 신호를 발생하기 위한 프로그램 가능 저장요소군(16A) 내지 (16D) 및 ; 상기 제1 및 제2전송게이트(10A) 내지 (10D), (14A) 내지 (14D)들의 출력단자들을 상호 접속시키기 위한 배선 (18A) 내지 (18D)을 가지는 프로그램가능 논리함수 발생 수단(20)를 포함하는 것을 특징으로 하는 프로그램가능 논리소자.
  9. 제8항에 있어서, "무관함(Don't Care)"입력을 설정하기위한 수단 (24A) 내지 (24D)를 포함하는 것을 특징으로 하는 프로그램가능 논리소자.
    ※참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2726529B2 (ja) * 1989-12-08 1998-03-11 川崎製鉄株式会社 プログラマブル論理素子
US5220214A (en) * 1991-04-22 1993-06-15 Altera Corporation Registered logic macrocell with product term allocation and adjacent product term stealing
US5121006A (en) * 1991-04-22 1992-06-09 Altera Corporation Registered logic macrocell with product term allocation and adjacent product term stealing
US5861760A (en) * 1991-04-25 1999-01-19 Altera Corporation Programmable logic device macrocell with improved capability
US5384499A (en) * 1991-04-25 1995-01-24 Altera Corporation High-density erasable programmable logic device architecture using multiplexer interconnections
US5130574A (en) * 1991-05-06 1992-07-14 Lattice Semiconductor Corporation Programmable logic device providing product term sharing and steering to the outputs of the programmable logic device
US5258668A (en) * 1992-05-08 1993-11-02 Altera Corporation Programmable logic array integrated circuits with cascade connections between logic modules
US5350954A (en) * 1993-03-29 1994-09-27 Altera Corporation Macrocell with flexible product term allocation
JPH0983348A (ja) * 1995-09-14 1997-03-28 Hitachi Ltd 可変論理回路
US5771268A (en) * 1996-12-10 1998-06-23 International Business Machines Corporation High speed rotator with array method
US5877972A (en) * 1997-01-15 1999-03-02 International Business Machines Corporation High speed incrementer with array method

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4524430A (en) * 1983-01-11 1985-06-18 Burroughs Corporation Dynamic data re-programmable PLA
US4508977A (en) * 1983-01-11 1985-04-02 Burroughs Corporation Re-programmable PLA
US4774421A (en) * 1984-05-03 1988-09-27 Altera Corporation Programmable logic array device using EPROM technology
US4609838A (en) * 1984-05-30 1986-09-02 Vlsi Technology, Inc. Programmable array combinatorial (PAC) circuitry
US4713557A (en) * 1984-09-26 1987-12-15 Xilinx, Inc. Bidirectional buffer amplifier
US4706216A (en) * 1985-02-27 1987-11-10 Xilinx, Inc. Configurable logic element
US4758745B1 (en) * 1986-09-19 1994-11-15 Actel Corp User programmable integrated circuit interconnect architecture and test method

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US5003202A (en) 1991-03-26
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