KR890013904A

KR890013904A - 비트 직렬 장치

Info

Publication number: KR890013904A
Application number: KR1019890001669A
Authority: KR
Inventors: 제이.크리스토퍼 토드
Original assignee: 유진 엠.휘태커; 톰슨 컨슈머 일렉트로닉스 인코포레이티드
Priority date: 1988-02-16
Filing date: 1989-02-14
Publication date: 1989-09-26
Also published as: US4819252A; JPH01284110A; DE68922632D1; EP0329381A2; CA1298918C; EP0329381B1; KR970007356B1; DE68922632T2; JP2999478B2; EP0329381A3; FI890630A; ES2072294T3; FI890630A0

Abstract

내용 없음.

Description

비트 직렬 장치

본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음

제1도는 본 발명을 구체화하는 필터링 및 서브 샘플링 하는 개략 논리도.

제2도는 본 발명의 또다른 형태를 구체화하는 파이프 라인된 복합 누산기의 블록선도.

제3도는 제2도에 도시된 누산기 장치의 한 셀의 개략 논리도.

Claims

샘플 데이타 신호를 필터링하며, 상기 샘플된 데이타 신호를 수신하기 위한 샘플된 데이타 입력 포트(50)과 직렬 출력 포트(70)를 내장하는 누산기를 구비한 비트 직렬 장치에 있어서, 다수의 가산기 회로의 각각은 캐리 입력(CI), 캐리출력(CO), 가산된 입력(A), 피가산된 입력(B) 및 합 데이타 터미널(DO)를 가지며, 상기 합 데이타 터미널(CO) 또는 기준값을 상기 피가산된 입력 터미널(B)에 연속적으로 연결하기 위한 수단(77, 78)을 구비하며, 상기 가산기 회로(520, 521, 522, 523, 524, 525)가 하나 내지 N개를 번호 순서되로 차례로 구별되며, 하나의 번호로 구별된 가산기 회로의 캐리 입력 터미널은 기준값에 연결되고 각각의 가산기 회로의 캐리 출력 터미널은 차차 높은 번호 순서되로 구별된 가산기 회로의 캐리 입력 터미널에 연결되며, 적어도 하나의 번호로 구별된 가산기 회로의 가산된 입력(A) 터미널은 상기 샘플된 데이타 입력 포트(50)에 연결되고, 상기 샘플된 데이타 입력 포트에 연결되지 않은 가산기 회로의 가산된 입력 터미널은 기준값에 연결되는 점에서 병렬로 상기 가산기 회로의 정수 N을 접속하기 위한 수단(70)을 구비하며, 가산기 회로의 번호로 구별하는 서수의 순서로 각각의 합 데이타 터미널을 상기 직렬 출력 포트에 연속적으로 연결하기 위한 수단(59)을 구비하는 것을 특징으로 하는 비트 직렬 장치.
제1항에 있어서, 상기 누산기는, N보다 큰 정수 M을 병렬로 상기 가산기 회로(530, 531, 532, 533, 534, 535, 536, 537, 538, 539)의 M을 접속하기 위한 수단을 더 구비하며, 상기 점에서 상기 M가산기 회로가 하나 내지 M개를 번호 순서되로 구별되며, 하나의 번호로 구별된 가산기 회로의 캐리 입력 접속은 기준값에 연결되고 각각의 가산기 회로의 캐리 출력 접속은 차차 높은 번호 순서되로 구별된 가산기 회로의 캐리 입력 접속에 접속되며, M병렬 접속된 가산기 회로중 제1N의 가산된 입력 접속은 상기의 대응하는 번호로 구별하는 서수에 따라 N병렬 접속된 가산기 회로의 합 데이타 터미널(DO)에 연결되며, N병렬 접속된 가산기 회로의 합 데이타 출력 터미널에 접속되지 않는 나머지 M병렬 접속된 가산기 회로의 가산된 입력 접속은 기준값에 접속되며, 또다른 직렬 출력 포트(72)를 더 구비하고, 가산기 회로의 번호로 구별하는 서수의 순서로 각각이 합 데이타 터미널을 상기 또다른 직렬 출력 포트에 연속적으로 연결하는 상기 수단(59)를 더 구비하는 것을 특징으로 하는 비트 직렬 장치.
제1항에 있어서, 상기 가산기는 캐리 입력, 캐리 출력, 가산된 입력, 피가산된 입력, 데이타 출력, 스트로브(S) 및 스트로브 데이타 출력 터미널(SDO)을 갖는 원 비트 가산기가 있으며, 상기 가산기는 캐리 출력 및 합 출력 신호가 상기 풀 가산기의 입력에 인가된 샘플에 비례하여 한 입력 샘플 주기만큼 지연되는 합 출력 신호를 상기 데이타 출력 터미널에 캐리 출력 신호를 상기 캐리 출력 터미널에 제공하며, 상기 가산기 회로는 상기 스트로브 입력 터미널에 연결된 각각의 제어 입력 접속을 갖는 제1(79) 및 제2(78)게이팅 수단을 더 구비하고, 상기 지연된 합 출력 신호를 수신하도록 접속된 각각의 입력 터미널을 가지며, 상기 제1게이팅 수단(79)는 스트로브 신호의 제 1 상태에 응답하여 상기 지연된 합 출력 신호를 상기 스트로브 데이타 출력 터미널에 연결하고, 고 임피던스를 상기 스트로브 신호의 제2 상태에 응답하여 제공하며, 상기 제2 게이팅 수단(78)은 상기 스트로브 신호의 상기 제2 상태에 응답하여 상기 지연된 합 신호를 상기 피가산된 입력 터미널에 연결하고, 상기 스트로브 신호의 상기 제1 상태에 응답하여 제로값을 상기 피가산된 입력 터미널에 연결하며, 스트로브 데이타 출력 터미널(SDO)는 제 1 공통 출력 버스(70)에 연결되고, 상기 수단(59)는 상기의 번호로 구별되는 서수가 증가하는 순서로 상기 가산기 회로를 연속적으로 스트로빙 하기 위해 상기 가산기 회로의 각각의 스트로브 입력 터미널에 연결된 다수의 쌍안정 신호를 발생하는 것을 특징으로 하는 비트 직렬 장치.
제3항에 있어서, 상기 누산기는 N보다 큰 정수 M을 병렬로 상기 가산기 회로의 M을 접속하기 위한 수단을 더 구비하며, 상기 점에서 상기 M가산기 회로가 하나 내지 M개를 번호 순서되로 구별되며, 하나의 번호로 구별된 가산기 회로의 캐리 입력 터미널은 논리적인 제로값에 연결되고 각각의 가산기 회로의 캐리 출력 터미널은 차차 높은 번호 순서되로 구별된 가산기 회로의 캐리 입력 터미널에 연결되며, 스트로브 데이타 출력 터미널은 제2 공통 출력 버스에 연결되며, M병렬 접속된 가산기 회로중 제1N의 가산된 입력 터미널은 상기의 대응하는 번호로 구별하는 서수에 따라 N병렬 접속된 가산기 회로의 데이타 출력 터미널에 연결되며, N병렬 접속된 가산기 회로의 데이타 출력 터미널에 접속되지 않는 나머지 M병렬 접속된 가산기 회로의 가산된 입력 터미널은 논리적인 제로값에 제각기 접속되며, 상기 M병렬 접속된 가산기 회로가 상기의 번호로 구별하는 서수가 증가하는 순서로 스트로브되는 것과 같이 다수의 쌍안정 신호를 발생하기 위한 상기 수단(59)에 상기 M병렬 접속된 가산기 회로의 스트로브 터미널(S)를 연결하기 위한 수단(P2, P3, P4, P5, P6, P7, P8, P9, P10, P11)을 더 구비하는 것을 특징으로 하는 비트 직렬 장치.

※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.