JP2841665B2 - スタティックｒａｍ - Google Patents
スタティックｒａｍInfo
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- JP2841665B2 JP2841665B2 JP2075124A JP7512490A JP2841665B2 JP 2841665 B2 JP2841665 B2 JP 2841665B2 JP 2075124 A JP2075124 A JP 2075124A JP 7512490 A JP7512490 A JP 7512490A JP 2841665 B2 JP2841665 B2 JP 2841665B2
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- Japan
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- memory cell
- gnd
- static ram
- line
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- Static Random-Access Memory (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明はスタティックRAMに関するものである。
第２図は従来のスタティックRAMのメモリセルアレイ
の回路図である。
の回路図である。
これは複数個のメモリセル（３）からなっており、各
々のメモリセル（３）のVcc線（４）及びGND線（２）は
比較的抵抗の高い拡散層、又はポリシリコンにより形成
されて、複数個のメモリセルのVcc線（４）とGND配線
（２）は接続されている。また、メモリセル（３）数個
毎に抵抗の小さい金属配線によるGND線をメモリセル内
のGND配線（２）と接続されている。
々のメモリセル（３）のVcc線（４）及びGND線（２）は
比較的抵抗の高い拡散層、又はポリシリコンにより形成
されて、複数個のメモリセルのVcc線（４）とGND配線
（２）は接続されている。また、メモリセル（３）数個
毎に抵抗の小さい金属配線によるGND線をメモリセル内
のGND配線（２）と接続されている。
次に動作について説明する。全メモリセル中の一部の
複数個のメモリセルが選択されると、Vcc配線（４）→
メモリセル（３）→メモリセル内のGND配線（２）→金
属配線によるGND配線の経路で電流が流れる。このと
き、隣り合う複数個のメモリセルが同時に選択状態とな
るため、メモリセル内のGND配線（２）には、その複数
個分の電流が流れる。メモリセル内のGND配線（２）は
比較的抵抗が高いため、電流が流れると、GND配線
（２）の電位が浮き、メモリセル（３）は左右のGNDレ
ベルに電位差ができ不安定になる。これを防ぐため、数
個のメモリセル毎に抵抗の小さい金属配線（１）により
GNDレベルを一定に保っている。メモリセルの不安定さ
をより小さくするには、GND配線（２）はできるだけ多
くつまりできるだけ少ないメモリセル毎になされてい
る。
複数個のメモリセルが選択されると、Vcc配線（４）→
メモリセル（３）→メモリセル内のGND配線（２）→金
属配線によるGND配線の経路で電流が流れる。このと
き、隣り合う複数個のメモリセルが同時に選択状態とな
るため、メモリセル内のGND配線（２）には、その複数
個分の電流が流れる。メモリセル内のGND配線（２）は
比較的抵抗が高いため、電流が流れると、GND配線
（２）の電位が浮き、メモリセル（３）は左右のGNDレ
ベルに電位差ができ不安定になる。これを防ぐため、数
個のメモリセル毎に抵抗の小さい金属配線（１）により
GNDレベルを一定に保っている。メモリセルの不安定さ
をより小さくするには、GND配線（２）はできるだけ多
くつまりできるだけ少ないメモリセル毎になされてい
る。
メモリセル（３）を更に説明する。第３図はメモリセ
ル（３）を示す回路図で、アクセストランジスタ（Q
1），（Q4）とインバータトランジスタ（Q2），（Q3）
高抵抗（R1），（R2）の６つの素子から成っており、ア
クセストランジスタ（Q1），（Q4）のゲート、ドレイン
はそれぞれワード線（12）、ビット線（11a）（11b）に
接続されている。ビット線（11a）（11b）は、ビット線
負荷（Q5），（Q6）に接続されておりワード線（12）が
“L"レベル、つまり非選択の時、電位はVcc−Vthになっ
ている。ワード線（12）が“H"レベルになり、メモリセ
ルが選択されたとき、Q1,Q2,Q5の３つのトランジスタの
関係から、A1,A2のレベルは第４図ａの実線のような関
係となる。逆にQ6,Q4,Q3のトランジスタからは、第４図
（ａ）の破線の関係となる。実線と破線の交点が安定点
となり、A1,A2のレベルは最終的にはE1またはE2とな
る。実線と破線の距離d1,d2はそれぞれメモリセルのレ
ベルが安定点E1,E2となった場合の安定性を示しこの距
離が大きいほど安定となる。左右のトランジスタの特性
が同じ場合、d1とd2は等しくなりメモリセルの対称性は
良い。しかし、多数あるメモリセルでは、トランジスタ
の特性がばらつくものであり、第４図（ｂ）又は（ｃ）
のメモリセルの左右の対称性が崩れているものが存在す
ることもある。この中で第４図（ｃ）のように、対称性
が完全に崩れているものについては、簡単なパターンの
テストでも検出することができる。一方、第４図（ｂ）
のように対称性が悪くなりd3とd4の距離が極端に違う場
合簡単なテストパターンでは動作するが、複雑なテスト
パターンでのみ不良となる可能性がある。このような複
雑なテストパターンを行なうには時間がかかり、スタテ
ィックRAMのメモリ容量の増加に伴ないテスト時間は増
大する一方となっていた。
ル（３）を示す回路図で、アクセストランジスタ（Q
1），（Q4）とインバータトランジスタ（Q2），（Q3）
高抵抗（R1），（R2）の６つの素子から成っており、ア
クセストランジスタ（Q1），（Q4）のゲート、ドレイン
はそれぞれワード線（12）、ビット線（11a）（11b）に
接続されている。ビット線（11a）（11b）は、ビット線
負荷（Q5），（Q6）に接続されておりワード線（12）が
“L"レベル、つまり非選択の時、電位はVcc−Vthになっ
ている。ワード線（12）が“H"レベルになり、メモリセ
ルが選択されたとき、Q1,Q2,Q5の３つのトランジスタの
関係から、A1,A2のレベルは第４図ａの実線のような関
係となる。逆にQ6,Q4,Q3のトランジスタからは、第４図
（ａ）の破線の関係となる。実線と破線の交点が安定点
となり、A1,A2のレベルは最終的にはE1またはE2とな
る。実線と破線の距離d1,d2はそれぞれメモリセルのレ
ベルが安定点E1,E2となった場合の安定性を示しこの距
離が大きいほど安定となる。左右のトランジスタの特性
が同じ場合、d1とd2は等しくなりメモリセルの対称性は
良い。しかし、多数あるメモリセルでは、トランジスタ
の特性がばらつくものであり、第４図（ｂ）又は（ｃ）
のメモリセルの左右の対称性が崩れているものが存在す
ることもある。この中で第４図（ｃ）のように、対称性
が完全に崩れているものについては、簡単なパターンの
テストでも検出することができる。一方、第４図（ｂ）
のように対称性が悪くなりd3とd4の距離が極端に違う場
合簡単なテストパターンでは動作するが、複雑なテスト
パターンでのみ不良となる可能性がある。このような複
雑なテストパターンを行なうには時間がかかり、スタテ
ィックRAMのメモリ容量の増加に伴ないテスト時間は増
大する一方となっていた。
従来のスタティックRAMは以上のように構成されてい
たので、金属配線によるGND線が強化されているため不
安定なメモリセルを検出するには複雑なテストパターン
を用いなければならず、長時間のテストが必要であると
いう問題点があった。
たので、金属配線によるGND線が強化されているため不
安定なメモリセルを検出するには複雑なテストパターン
を用いなければならず、長時間のテストが必要であると
いう問題点があった。
この発明は上記のような問題点を解消するためになさ
れたもので、単純なテストパターンでも不安定なメモリ
セルを検出することができテスト時間を短縮できるスタ
ティックRAMを得ることを目的とする。
れたもので、単純なテストパターンでも不安定なメモリ
セルを検出することができテスト時間を短縮できるスタ
ティックRAMを得ることを目的とする。
この発明に係るスタティックRAMは、テスト時には金
属配線によるGND配線の一部を切り離すことによって、
不安定なメモリセルの検出を容易にし、テスト時間の短
縮を可能にしたものである。
属配線によるGND配線の一部を切り離すことによって、
不安定なメモリセルの検出を容易にし、テスト時間の短
縮を可能にしたものである。
この発明におけるスタティックRAMは、メモリセル内
のGND配線に接続している金属配線によるGND線の一部を
テストを行う時に切り離すことにより、不安定なメモリ
セルの検出を容易にしテスト時間の短縮を可能にする。
のGND配線に接続している金属配線によるGND線の一部を
テストを行う時に切り離すことにより、不安定なメモリ
セルの検出を容易にしテスト時間の短縮を可能にする。
以下、この発明の一実施例を図について説明する。第
１図において、（３）はメモリセル、（２）はそのメモ
リセル内のGND線、（11）はGND線（２）の電位を確定す
るために数個のメモリセル毎に設けられた金属配線によ
るGND線、（４）はメモリセルに電源供給するVcc線、
（５）はGND配線（２）の間に接続されたＮチャネルMOS
FET、（６）はＮチャネルMOSFET（５）のON,OFFを決め
るテストモード発生回路である。
１図において、（３）はメモリセル、（２）はそのメモ
リセル内のGND線、（11）はGND線（２）の電位を確定す
るために数個のメモリセル毎に設けられた金属配線によ
るGND線、（４）はメモリセルに電源供給するVcc線、
（５）はGND配線（２）の間に接続されたＮチャネルMOS
FET、（６）はＮチャネルMOSFET（５）のON,OFFを決め
るテストモード発生回路である。
次に動作について説明する。通常の使用状態ではＮチ
ャネルMOSFET（５）は総てONしており、従来のスタティ
ックRAMと同様メモリセルは安定な状態のまま動作させ
ることが可能である。テストを行う際にはテストモード
発生回路（６）を動作させ、ＮチャネルMOSFET（５）の
一部をOFFさせる。これにより金属配線のGND線（１）の
一部がフローティング状態となる。メモリセル（３）は
ＮチャネルMOSFET（５）のONしている側のGND電位は、
固定されてOFFしている側のGND電位が浮いた状態とな
り、メモリセル（３）は非対称になる。つまり、第４図
（ａ）のように本来、対称性の良い特性を示していたメ
モリセルも第４図（ｂ）のような特性を示すことにな
る。しかし、このようなメモリセル（３）は簡単なテス
トパターンでは不良とならない。それに対して、本来第
４図（ｂ）のような非対称な特性を示すセルは、非対称
性が進み、第４図（ｃ）のような特性を示すことにより
簡単なパターンでも検出することが可能となる。
ャネルMOSFET（５）は総てONしており、従来のスタティ
ックRAMと同様メモリセルは安定な状態のまま動作させ
ることが可能である。テストを行う際にはテストモード
発生回路（６）を動作させ、ＮチャネルMOSFET（５）の
一部をOFFさせる。これにより金属配線のGND線（１）の
一部がフローティング状態となる。メモリセル（３）は
ＮチャネルMOSFET（５）のONしている側のGND電位は、
固定されてOFFしている側のGND電位が浮いた状態とな
り、メモリセル（３）は非対称になる。つまり、第４図
（ａ）のように本来、対称性の良い特性を示していたメ
モリセルも第４図（ｂ）のような特性を示すことにな
る。しかし、このようなメモリセル（３）は簡単なテス
トパターンでは不良とならない。それに対して、本来第
４図（ｂ）のような非対称な特性を示すセルは、非対称
性が進み、第４図（ｃ）のような特性を示すことにより
簡単なパターンでも検出することが可能となる。
以上のようにこの発明によれば、テストを行う際、メ
モリセルのGND配線の片側をオープンとすることによ
り、メモリセルの左右対称特性を増加させることがで
き、簡単で短いテストパターンで不良を検出できるよう
になるため、テスト時間の短縮が可能となる効果があ
る。
モリセルのGND配線の片側をオープンとすることによ
り、メモリセルの左右対称特性を増加させることがで
き、簡単で短いテストパターンで不良を検出できるよう
になるため、テスト時間の短縮が可能となる効果があ
る。
第１図はこの発明の一実施例によるスタティックRAMを
示す回路図、第２図は従来のスタティックRAMを示す回
路図、第３図はスタティックRAMのメモリセルを示す回
路図、第４図（ａ），（ｂ），（ｃ）は第３図の回路に
よるメモリセルの各種特性曲線図である。 図において、（１）は、金属配線によるGND線、（２）
はメモリセル内のGND線、（３）はメモリセル、（４）
はVcc線、（５）はＮチャネルMOSFET、（６）はテスト
モード発生回路を示す。 なお、図中、同一符号は同一、又は相当部分を示す。
示す回路図、第２図は従来のスタティックRAMを示す回
路図、第３図はスタティックRAMのメモリセルを示す回
路図、第４図（ａ），（ｂ），（ｃ）は第３図の回路に
よるメモリセルの各種特性曲線図である。 図において、（１）は、金属配線によるGND線、（２）
はメモリセル内のGND線、（３）はメモリセル、（４）
はVcc線、（５）はＮチャネルMOSFET、（６）はテスト
モード発生回路を示す。 なお、図中、同一符号は同一、又は相当部分を示す。
Claims (1)
- 【請求項１】メモリセル内のGND線に接続されたメモリ
セルアレイ内の金属配線によるGND線の一部を外部から
の信号によりGNDパッドからの金属配線と切り離すこと
のできる回路を備えたことを特徴とするスタティックRA
M。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2075124A JP2841665B2 (ja) | 1990-03-23 | 1990-03-23 | スタティックｒａｍ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2075124A JP2841665B2 (ja) | 1990-03-23 | 1990-03-23 | スタティックｒａｍ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03273597A JPH03273597A (ja) | 1991-12-04 |
| JP2841665B2 true JP2841665B2 (ja) | 1998-12-24 |
Family
ID=13567139
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2075124A Expired - Fee Related JP2841665B2 (ja) | 1990-03-23 | 1990-03-23 | スタティックｒａｍ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2841665B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007179593A (ja) * | 2005-12-26 | 2007-07-12 | Toshiba Corp | 半導体記憶装置 |
| WO2008126548A1 (ja) * | 2007-03-31 | 2008-10-23 | Kyushu Institute Of Technology | Ｓｒａｍメモリセルの評価方法及びｓｒａｍメモリセルの評価プログラムをコンピュータが読み取り可能に記録した記録媒体 |
-
1990
- 1990-03-23 JP JP2075124A patent/JP2841665B2/ja not_active Expired - Fee Related
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007179593A (ja) * | 2005-12-26 | 2007-07-12 | Toshiba Corp | 半導体記憶装置 |
| WO2008126548A1 (ja) * | 2007-03-31 | 2008-10-23 | Kyushu Institute Of Technology | Ｓｒａｍメモリセルの評価方法及びｓｒａｍメモリセルの評価プログラムをコンピュータが読み取り可能に記録した記録媒体 |
| US8169813B2 (en) | 2007-03-31 | 2012-05-01 | Kyushu Institute Of Technology | Method for evaluating SRAM memory cell and computer readable recording medium which records evaluation program of SRAM memory cell |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03273597A (ja) | 1991-12-04 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |