JPH0416968B2 - - Google Patents
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- Publication number
- JPH0416968B2 JPH0416968B2 JP58224340A JP22434083A JPH0416968B2 JP H0416968 B2 JPH0416968 B2 JP H0416968B2 JP 58224340 A JP58224340 A JP 58224340A JP 22434083 A JP22434083 A JP 22434083A JP H0416968 B2 JPH0416968 B2 JP H0416968B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- bits
- control circuit
- counter
- detection circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 238000001514 detection method Methods 0.000 claims description 12
- 238000000034 method Methods 0.000 description 6
- 230000000694 effects Effects 0.000 description 1
- 230000001771 impaired effect Effects 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/20—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits characterised by logic function, e.g. AND, OR, NOR, NOT circuits
- H03K19/21—EXCLUSIVE-OR circuits, i.e. giving output if input signal exists at only one input; COINCIDENCE circuits, i.e. giving output only if all input signals are identical
- H03K19/215—EXCLUSIVE-OR circuits, i.e. giving output if input signal exists at only one input; COINCIDENCE circuits, i.e. giving output only if all input signals are identical using field-effect transistors
Landscapes
- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Logic Circuits (AREA)
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、半導体集積装置に係り、特に、順序
制御回路、例えばカウンタ等において一定の条件
を検出する一致検出回路に関する。
制御回路、例えばカウンタ等において一定の条件
を検出する一致検出回路に関する。
カウンタ回路においては、一定の条件、例え
ば、全ビツト０を検出することが、しばしば必要
とされる。
ば、全ビツト０を検出することが、しばしば必要
とされる。
16ビツトのダウンカウンタを例にとると、０か
らＦまでのビツトに対応するカウンタセルの全出
力が０（すなわち、“0000”HEX）であることの検出
は、第１図の回路構成により行われる。第１図に
おいて、ノア回路NORは従来NMOS回路の場合
には簡単に構成することができたが、CMOS回
路としてNORを構成する場合には、通常の方法
では第２図に示すように構成する必要がある。第
２図の回路は、Ｐチヤンネルトランジスタを16個
たてづみした構成になつており、所定の特性を得
るためには、パターンレイアウトが難しく、か
つ、占有面積が大きくなつてしまう不都合が生じ
る。
らＦまでのビツトに対応するカウンタセルの全出
力が０（すなわち、“0000”HEX）であることの検出
は、第１図の回路構成により行われる。第１図に
おいて、ノア回路NORは従来NMOS回路の場合
には簡単に構成することができたが、CMOS回
路としてNORを構成する場合には、通常の方法
では第２図に示すように構成する必要がある。第
２図の回路は、Ｐチヤンネルトランジスタを16個
たてづみした構成になつており、所定の特性を得
るためには、パターンレイアウトが難しく、か
つ、占有面積が大きくなつてしまう不都合が生じ
る。
従つて、CMOS回路で第１図の回路を構成す
る場合には、低速動作の回路であれば、プリチヤ
ージ方式を用いるとか、NORを多段構成にする
等の手段がとられている。しかし、高速動作が要
求されるCMOS回路の場合には、前記の手段を
用いることができず、NORをレシオ回路として
構成し電流を流す方法がとられている。この方法
では、CMOS回路の低電流特性がそこなわれる
という問題がある。
る場合には、低速動作の回路であれば、プリチヤ
ージ方式を用いるとか、NORを多段構成にする
等の手段がとられている。しかし、高速動作が要
求されるCMOS回路の場合には、前記の手段を
用いることができず、NORをレシオ回路として
構成し電流を流す方法がとられている。この方法
では、CMOS回路の低電流特性がそこなわれる
という問題がある。
本発明の目的は、前記の従来技術の問題点にか
んがみ、順序制御回路における一定の出力条件を
検出する回路において、高速動作が可能でかつ消
費電力を低減させることができる回路構成方法を
提供することにある。
んがみ、順序制御回路における一定の出力条件を
検出する回路において、高速動作が可能でかつ消
費電力を低減させることができる回路構成方法を
提供することにある。
前記の目的を達成するために、本発明において
は複数ビツトのデータが所定の条件を満足したこ
とを検出する一致検出回路であつて、該複数ビツ
トのうち一部分のビツトの状態が該所定の条件に
部分一致した時のみ回路全体を動作可能な状態に
せしめる制御回路を具備することを特徴とする一
致検出回路が提供される。
は複数ビツトのデータが所定の条件を満足したこ
とを検出する一致検出回路であつて、該複数ビツ
トのうち一部分のビツトの状態が該所定の条件に
部分一致した時のみ回路全体を動作可能な状態に
せしめる制御回路を具備することを特徴とする一
致検出回路が提供される。
本発明の一実施例としての順序制御回路を第３
図に示す。第３図の回路は、第１図の場合と同様
に16ビツトダウンカウンタにおいて全出力ビツト
がゼロであることを検出する回路を備えている。
各カウンタセルCN0，CN1，…，CNFの出力は、
ＮチヤンネルトランジスタN0，N1，…NE，NF
のゲートに接続される。各Ｎチヤンネルトランジ
スタN0，N1，…，NE，NFのソースは接地され、
ドレインは共通接続されＰチヤンネルトランジス
タPLのドレインに接続される。このＰチヤンネ
ルトランジスタPLは、各Ｎチヤンネルトランジ
スタN0，N1，…，NE，NFとレシオ回路を形成
するもので、そのソースは電源Vccに接続され
る。上位２ビツトのカウンタセルCNE，CNFの反
転出力がナンド回路NADに入力され、ナンド回
路NADの出力はＰチヤンネルトランジスタPLの
ゲートに接続される。
図に示す。第３図の回路は、第１図の場合と同様
に16ビツトダウンカウンタにおいて全出力ビツト
がゼロであることを検出する回路を備えている。
各カウンタセルCN0，CN1，…，CNFの出力は、
ＮチヤンネルトランジスタN0，N1，…NE，NF
のゲートに接続される。各Ｎチヤンネルトランジ
スタN0，N1，…，NE，NFのソースは接地され、
ドレインは共通接続されＰチヤンネルトランジス
タPLのドレインに接続される。このＰチヤンネ
ルトランジスタPLは、各Ｎチヤンネルトランジ
スタN0，N1，…，NE，NFとレシオ回路を形成
するもので、そのソースは電源Vccに接続され
る。上位２ビツトのカウンタセルCNE，CNFの反
転出力がナンド回路NADに入力され、ナンド回
路NADの出力はＰチヤンネルトランジスタPLの
ゲートに接続される。
第３図の回路においては、カウンタ回路の上位
２ビツトがともにゼロの場合にのみ、Ｐチヤンネ
ルトランジスタPLがオンとなり、レシオ回路に
電流が流れる。すなわち、上位２ビツトがゼロで
ない場合には、全ビツトがゼロとなることはない
ので、レシオ回路に電流を流さなくてもよい。こ
のように構成することにより、検出回路のパター
ンレイアウトはNMOS回路の場合とほぼ同程度
であつて、高速性を失うことなしで消費電流を1/
４程度に低減することができる。
２ビツトがともにゼロの場合にのみ、Ｐチヤンネ
ルトランジスタPLがオンとなり、レシオ回路に
電流が流れる。すなわち、上位２ビツトがゼロで
ない場合には、全ビツトがゼロとなることはない
ので、レシオ回路に電流を流さなくてもよい。こ
のように構成することにより、検出回路のパター
ンレイアウトはNMOS回路の場合とほぼ同程度
であつて、高速性を失うことなしで消費電流を1/
４程度に低減することができる。
本発明の他の一つの実施例としての順序制御回
路が第４図に示される。第４図の回路は、シリア
ル通信におけるSDLC（Synchronous Data Link
Control）方式の場合のフラグ（01111110）パタ
ーン検出回路の例であり、８個のシフトレジスタ
セルSF0，SF1，…，SF5の出力パターンが検出
される。この場合には、検出回路の消費電流を1/
２に低減することができる。
路が第４図に示される。第４図の回路は、シリア
ル通信におけるSDLC（Synchronous Data Link
Control）方式の場合のフラグ（01111110）パタ
ーン検出回路の例であり、８個のシフトレジスタ
セルSF0，SF1，…，SF5の出力パターンが検出
される。この場合には、検出回路の消費電流を1/
２に低減することができる。
本発明は、前記の例に限らず順序制御回路にお
いて、その出力条件が検出回路で検出されるもの
に適用することができる。例えば、多項式カウン
タ回路、シフトレジスタ回路、またはコンピユー
タの順序制御回路等に適用することができる。
いて、その出力条件が検出回路で検出されるもの
に適用することができる。例えば、多項式カウン
タ回路、シフトレジスタ回路、またはコンピユー
タの順序制御回路等に適用することができる。
本発明によれば、効率の良いパターンレイアウ
トと高速性とをそこなうことなしで、順序制御回
路の出力条件検出回路を省電力形に構成すること
ができる。
トと高速性とをそこなうことなしで、順序制御回
路の出力条件検出回路を省電力形に構成すること
ができる。
第１図は、順序制御回路の一例としての、16ビ
ツトカウンタ回路における全ビツトゼロの検出回
路を示し、第２図は、CMOS回路でノア回路を
構成した場合を示し、第３図は、第１図の順序制
御回路に本発明を適用した場合の実施例を示し、
第４図は、本発明をシリアル通信回路に適用した
場合の実施例を示す。 符号の説明、CN0，CN1，…，CNE，CNF……
カウンタセル、NOR……ノア回路、P0，P1，
…，PE，PF……Ｐチヤンネルトランジスタ、N0，
N1，…，NE，NF……Ｎチヤンネルトランジス
タ、NAD……ナンド回路、PL……Ｐチヤンネル
トランジスタ、SF0，SF1，…，SF7……シフト
レジスタセル。
ツトカウンタ回路における全ビツトゼロの検出回
路を示し、第２図は、CMOS回路でノア回路を
構成した場合を示し、第３図は、第１図の順序制
御回路に本発明を適用した場合の実施例を示し、
第４図は、本発明をシリアル通信回路に適用した
場合の実施例を示す。 符号の説明、CN0，CN1，…，CNE，CNF……
カウンタセル、NOR……ノア回路、P0，P1，
…，PE，PF……Ｐチヤンネルトランジスタ、N0，
N1，…，NE，NF……Ｎチヤンネルトランジス
タ、NAD……ナンド回路、PL……Ｐチヤンネル
トランジスタ、SF0，SF1，…，SF7……シフト
レジスタセル。
Claims (1)
- 【特許請求の範囲】 １ 複数ビツトのデータが、所定の条件を満足し
たことを検出する一致検出回路であつて、 該複数ビツトのうち一部分のビツトの状態が該
所定の条件に部分一致した時のみ第１の電圧レベ
ルを供給する端子Vccと出力端子OUTとの間を
導通させる第１の制御回路NAD，PLと、 該複数ビツトのデータが前記所定の条件を満足
した時のみ第２の電圧レベル（接地）と出力端子
OUTとの間を非導通にする第２の制御回路N0〜
NFとを具備することを特徴とする一致検出回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22434083A JPS60117918A (ja) | 1983-11-30 | 1983-11-30 | 一致検出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22434083A JPS60117918A (ja) | 1983-11-30 | 1983-11-30 | 一致検出回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60117918A JPS60117918A (ja) | 1985-06-25 |
| JPH0416968B2 true JPH0416968B2 (ja) | 1992-03-25 |
Family
ID=16812217
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22434083A Granted JPS60117918A (ja) | 1983-11-30 | 1983-11-30 | 一致検出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60117918A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0964724A (ja) * | 1995-08-21 | 1997-03-07 | Fujitsu Ltd | Ｎｏｒ論理回路 |
| JPH10144098A (ja) * | 1996-11-11 | 1998-05-29 | Oki Electric Ind Co Ltd | 半導体集積回路 |
| JP6816450B2 (ja) * | 2016-10-31 | 2021-01-20 | 株式会社デンソーウェーブ | リモートコントローラー |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5333026A (en) * | 1976-09-09 | 1978-03-28 | Toshiba Corp | Coincidence detection circuit |
-
1983
- 1983-11-30 JP JP22434083A patent/JPS60117918A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5333026A (en) * | 1976-09-09 | 1978-03-28 | Toshiba Corp | Coincidence detection circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60117918A (ja) | 1985-06-25 |
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