JPS628818B2 - - Google Patents
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- JPS628818B2 JPS628818B2 JP55157464A JP15746480A JPS628818B2 JP S628818 B2 JPS628818 B2 JP S628818B2 JP 55157464 A JP55157464 A JP 55157464A JP 15746480 A JP15746480 A JP 15746480A JP S628818 B2 JPS628818 B2 JP S628818B2
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- 238000000605 extraction Methods 0.000 claims 2
- 230000000295 complement effect Effects 0.000 description 9
- 238000010586 diagram Methods 0.000 description 5
- 230000002411 adverse Effects 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 230000001052 transient effect Effects 0.000 description 1
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/02—Comparing digital values
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- General Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Computational Mathematics (AREA)
- Mathematical Analysis (AREA)
- Mathematical Optimization (AREA)
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- General Engineering & Computer Science (AREA)
- Manipulation Of Pulses (AREA)
- Logic Circuits (AREA)
Description
【発明の詳細な説明】
本発明は、情報の一致、不一致の検出を行うこ
とができ、たとえば時計の時刻一致検出回路に適
用することのできる遂次比較回路に関するもので
ある。
とができ、たとえば時計の時刻一致検出回路に適
用することのできる遂次比較回路に関するもので
ある。
低消費電流で用いる一致回路として従来から、
種々の回路方式が考えられている。たとえば２つ
のデーターの一致検出回路としては、第１図で示
す排他的OR回路（以下EX―ORと記す）ならび
に第２図で示す排他的NOR回路（以下EX―NOR
と記す）が一般的である。第１図および第２図に
おいてＸとＹは比較すべきデーターである。とこ
ろで、第１図で示すEX―ORでは、データＸとＹ
が一致していれば一致信号のレベルは電源電圧
（ＶD）レベルとなり、また第２図で示すEX―
NORではデータＸとＹが一致していれば一致信
号のレベルは接地レベルとなる。また、EX―
OR、EX―NOR回路は相補型MOS回路（以降Ｃ
―MOS回路と呼ぶ）であるため、回路の消費電
流は過度電流とリーク電流（以降これらの電流値
の和をＣ―MOSレベルの電流値と呼ぶ）であり
非常に小さい。EX―OR、EX―NOR方式によれ
ば、上記のようにＣ―MOSレベルの電流値で２
つのデータの一致検出ができるが、２つを超える
データの一致検出をなそうとした場合にはデータ
の増加により検出回路が複雑になり、また設計が
困難となる。
種々の回路方式が考えられている。たとえば２つ
のデーターの一致検出回路としては、第１図で示
す排他的OR回路（以下EX―ORと記す）ならび
に第２図で示す排他的NOR回路（以下EX―NOR
と記す）が一般的である。第１図および第２図に
おいてＸとＹは比較すべきデーターである。とこ
ろで、第１図で示すEX―ORでは、データＸとＹ
が一致していれば一致信号のレベルは電源電圧
（ＶD）レベルとなり、また第２図で示すEX―
NORではデータＸとＹが一致していれば一致信
号のレベルは接地レベルとなる。また、EX―
OR、EX―NOR回路は相補型MOS回路（以降Ｃ
―MOS回路と呼ぶ）であるため、回路の消費電
流は過度電流とリーク電流（以降これらの電流値
の和をＣ―MOSレベルの電流値と呼ぶ）であり
非常に小さい。EX―OR、EX―NOR方式によれ
ば、上記のようにＣ―MOSレベルの電流値で２
つのデータの一致検出ができるが、２つを超える
データの一致検出をなそうとした場合にはデータ
の増加により検出回路が複雑になり、また設計が
困難となる。
つぎに２つ以上のデーターを持つ２組のグルー
プ間での一致検出回路について述べる。このよう
なデータの一致検出に際しては第３図および第４
図で示す回路が一般に用いられる。
プ間での一致検出回路について述べる。このよう
なデータの一致検出に際しては第３図および第４
図で示す回路が一般に用いられる。
第３図で示す回路は２組のデータ発生部ＦL1と
ＦC1，ＦL2とＦC2，……ＦLoとＦCoのデータが同
一タイミングで一致しているか否かを検出する一
致検出回路である。回路の左部分は、ＦL1とＦC
１，ＦL2とＦC2，……ＦLoとＦCoとのデータの一
致検出回路部でありＣP1〜ＣPoは第１図で示した
EX―OR回路で構成されている。また、回路の右
部分は、ＦL1とＦC1，ＦL2とＦC2，……ＦLoとＦC
ｏとの比較出力すなわちＣP1，ＣP2，……ＣPoが
同一タイミングでＶDDレベルになつているかを検
出する回路部である。ところで、図示する回路で
はＦL1とＦC1〜ＦLoとＦCoとの一致検出にEX―
ORを使つているのでこの部分での消費電流はＣ
―MOSレベルの電流値である。しかしながら、
Ｃ１〜Cnの一致検出はＰチヤンネルMOSトラン
ジスタＴPを用いた負荷抵抗タイプの回路を使つ
ているため一致検出時に貫通電流が流れる。ま
た、貫通電流を少なくするためにこの負荷抵抗を
大きくするとノイズ、リーク等に対して弱くなる
動作範囲、信頼性等に悪影響がもたらされる。
ＦC1，ＦL2とＦC2，……ＦLoとＦCoのデータが同
一タイミングで一致しているか否かを検出する一
致検出回路である。回路の左部分は、ＦL1とＦC
１，ＦL2とＦC2，……ＦLoとＦCoとのデータの一
致検出回路部でありＣP1〜ＣPoは第１図で示した
EX―OR回路で構成されている。また、回路の右
部分は、ＦL1とＦC1，ＦL2とＦC2，……ＦLoとＦC
ｏとの比較出力すなわちＣP1，ＣP2，……ＣPoが
同一タイミングでＶDDレベルになつているかを検
出する回路部である。ところで、図示する回路で
はＦL1とＦC1〜ＦLoとＦCoとの一致検出にEX―
ORを使つているのでこの部分での消費電流はＣ
―MOSレベルの電流値である。しかしながら、
Ｃ１〜Cnの一致検出はＰチヤンネルMOSトラン
ジスタＴPを用いた負荷抵抗タイプの回路を使つ
ているため一致検出時に貫通電流が流れる。ま
た、貫通電流を少なくするためにこの負荷抵抗を
大きくするとノイズ、リーク等に対して弱くなる
動作範囲、信頼性等に悪影響がもたらされる。
このため第３図の回路では全体としての消費電
流をＣ―MOSレベルの電流値に保証することが
できず、時計等の低消費電流形装置では、このこ
とが問題となる。
流をＣ―MOSレベルの電流値に保証することが
できず、時計等の低消費電流形装置では、このこ
とが問題となる。
第４図は第３図で示した回路のＣ１〜Cnの一
致検出回路部の負荷抵抗をＰチヤンネルMOSト
ランジスタＴP1，ＴP2，ＴP3で構成し相補型回路
に変更したものである。この回路では全回路が相
補型構成となるため回路の消費電流はＣ―MOS
レベルの電流値であり、時計等の低消費電流型の
装置に使用が可能である。しかしながら、この回
路ではＣ１〜Cnの一致検出回路部が相補型であ
るため、回路が複雑となり、かつレイアウト面積
が大きく、半導体集積回路のチツプ・サイズの増
加をきたす。
致検出回路部の負荷抵抗をＰチヤンネルMOSト
ランジスタＴP1，ＴP2，ＴP3で構成し相補型回路
に変更したものである。この回路では全回路が相
補型構成となるため回路の消費電流はＣ―MOS
レベルの電流値であり、時計等の低消費電流型の
装置に使用が可能である。しかしながら、この回
路ではＣ１〜Cnの一致検出回路部が相補型であ
るため、回路が複雑となり、かつレイアウト面積
が大きく、半導体集積回路のチツプ・サイズの増
加をきたす。
本発明は上記のように、X1とY1、X2とY2、Ｘo
とＹoのような２つのデータの組が２つ以上あ
り、同一タイミングでこれらの一致検出を行う場
合に用いられた従来のレシオ回路使用による一致
検出回路における消費電流の問題あるいは相補型
回路使用による一致検出回路における複雑化、チ
ツプ・サイズの増加等の問題を解決することを目
的としてなされたものである。
とＹoのような２つのデータの組が２つ以上あ
り、同一タイミングでこれらの一致検出を行う場
合に用いられた従来のレシオ回路使用による一致
検出回路における消費電流の問題あるいは相補型
回路使用による一致検出回路における複雑化、チ
ツプ・サイズの増加等の問題を解決することを目
的としてなされたものである。
以下に図面を参照して本発明の逐次比較回路に
ついて説明する。
ついて説明する。
第５図は本発明の回路例を示す図であり、第１
図で示した回路に２個のスイツチング用のMOS
トランジスタＴrc1とＴrc2を付加した構成となつ
ている。この回路は相補型回路であるので消費電
流はＣ―MOSレベルの電流値である。この回路
においてデータＸo+1とＹo+1が共にＶDレベルが
接地レベルのとき、すなわち、Ｘo+1とＹo+1が一
致しているとき、ノードＮPはＶDレベルとなる。
したがつて、スイツチング用のＰチヤンネル
MOSトランジスタＴrc1がオンすなわち、データ
Xn、Ynの一致検出回路の出力信号Cnが接地レベ
ルのときノードCn＋１一致信号はＶDレベルとな
る。Ｘo+1とＹo+1が不一致のときには、Cn信号に
無関係に一致信号は接地レベルとなる。
図で示した回路に２個のスイツチング用のMOS
トランジスタＴrc1とＴrc2を付加した構成となつ
ている。この回路は相補型回路であるので消費電
流はＣ―MOSレベルの電流値である。この回路
においてデータＸo+1とＹo+1が共にＶDレベルが
接地レベルのとき、すなわち、Ｘo+1とＹo+1が一
致しているとき、ノードＮPはＶDレベルとなる。
したがつて、スイツチング用のＰチヤンネル
MOSトランジスタＴrc1がオンすなわち、データ
Xn、Ynの一致検出回路の出力信号Cnが接地レベ
ルのときノードCn＋１一致信号はＶDレベルとな
る。Ｘo+1とＹo+1が不一致のときには、Cn信号に
無関係に一致信号は接地レベルとなる。
第６図は第２図で示した回路に２個のスイツチ
ング用のMOSトランジスタＴrc3，Ｔrc4を付加し
た構成となつている。この回路も相補型回路であ
るので消費電流はＣ―MOSレベルの電流値であ
る。この回路ではデータXnとYnが共にＶDレベ
ルか接地レベルのとき、すなわちXnとYnが一致
しているときノードNnは接地レベルとなる。し
たがつて、スイツチング用のＮチヤンネルMOS
トランジスタＴrc4がオン、すなわちデータＸo-
１，Ｙo-1の一致検出回路の出力信号Ｃo-1がＶD
レベルのときノードCnすなわち一致信号は接地
レベルとなる。XnとYnが不一致のときはＣo-1信
号に無関係に一致信号はＶDレベルとなる。
ング用のMOSトランジスタＴrc3，Ｔrc4を付加し
た構成となつている。この回路も相補型回路であ
るので消費電流はＣ―MOSレベルの電流値であ
る。この回路ではデータXnとYnが共にＶDレベ
ルか接地レベルのとき、すなわちXnとYnが一致
しているときノードNnは接地レベルとなる。し
たがつて、スイツチング用のＮチヤンネルMOS
トランジスタＴrc4がオン、すなわちデータＸo-
１，Ｙo-1の一致検出回路の出力信号Ｃo-1がＶD
レベルのときノードCnすなわち一致信号は接地
レベルとなる。XnとYnが不一致のときはＣo-1信
号に無関係に一致信号はＶDレベルとなる。
第７図は、第５図および第６図で示した回路を
用いて構成した遂次比較回路であり、回路ブロツ
クＡは第６図で示したEX―NOR、回路ブロツク
Ｂは第５図で示したEX―ORである。この回路に
おいて、一致回路Ｃo-1がたとえばＶDレベルとす
る。データXnとYnが一致しておれば、回路ブロ
ツクＡから出力される一致信号Cnは接地レベル
となる。つぎにＸo+1とＹo+1が一致しているなら
ば、回路ブロツクＡの一致信号Cnが接地レベル
であるため、回路ブロツクＢから出力される一致
信号Ｃo+1はＶDレベルとなる。
用いて構成した遂次比較回路であり、回路ブロツ
クＡは第６図で示したEX―NOR、回路ブロツク
Ｂは第５図で示したEX―ORである。この回路に
おいて、一致回路Ｃo-1がたとえばＶDレベルとす
る。データXnとYnが一致しておれば、回路ブロ
ツクＡから出力される一致信号Cnは接地レベル
となる。つぎにＸo+1とＹo+1が一致しているなら
ば、回路ブロツクＡの一致信号Cnが接地レベル
であるため、回路ブロツクＢから出力される一致
信号Ｃo+1はＶDレベルとなる。
第８図は一致検出回路を第７図で示した回路ブ
ロツクＡと回路ブロツクＢとを交互に配置して構
成した回路であり、回路ブロツクＢ，Ａ，Ｂ……
Ａあるいは回路ブロツクＡ，Ｂ，Ａ……Ｂのいず
れかの順序で回路ブロツクＡとＢを配置すること
により遂次比較回路を構成している。
ロツクＡと回路ブロツクＢとを交互に配置して構
成した回路であり、回路ブロツクＢ，Ａ，Ｂ……
Ａあるいは回路ブロツクＡ，Ｂ，Ａ……Ｂのいず
れかの順序で回路ブロツクＡとＢを配置すること
により遂次比較回路を構成している。
なお、一致検出回路Ｃ１を回路ブロツクＡと
するか、あるいはＢとするかは信号Coのレベル
により決定する。この遂次比較回路はデータX1
とY1の一致信号C1と次段のX2とY2の一致と同時
に比較し次段に前２段の一致検出の結果を伝達す
る。そして、この伝達がくり返され、最終段から
出力される一致信号が回路全体の一致信号とな
る。この回路では相補型比較回路のＣ１〜Ｃ
ｎを使用しているため回路全体としての消費電流
はＣ―MOSレベルの電流値を保証することがで
きる。また、第８図で示した回路は遂次比較方式
であるため、第３図および第４図で示したC1〜
Ｃoの一致検出をなすための回路を必要としな
い。
するか、あるいはＢとするかは信号Coのレベル
により決定する。この遂次比較回路はデータX1
とY1の一致信号C1と次段のX2とY2の一致と同時
に比較し次段に前２段の一致検出の結果を伝達す
る。そして、この伝達がくり返され、最終段から
出力される一致信号が回路全体の一致信号とな
る。この回路では相補型比較回路のＣ１〜Ｃ
ｎを使用しているため回路全体としての消費電流
はＣ―MOSレベルの電流値を保証することがで
きる。また、第８図で示した回路は遂次比較方式
であるため、第３図および第４図で示したC1〜
Ｃoの一致検出をなすための回路を必要としな
い。
以上の説明から明らかなように、本発明の遂次
比較回路は単純な比較回路を使用することにより
従来のレシオ回路による消費電流の増加、相補型
回路によるチツプ．サイズの増加、回路複雑化等
の問題を容易に解決することができる。
比較回路は単純な比較回路を使用することにより
従来のレシオ回路による消費電流の増加、相補型
回路によるチツプ．サイズの増加、回路複雑化等
の問題を容易に解決することができる。
第１図および第２図は２データの一致検出回路
の構成を示す図、第３図および第４図は２つ以上
のデータをもつ２グループ間のデータの一致検出
をなす回路構成を示す図、第５図および第６図は
本発明にかかる２データの一致検出回路の構成を
示す図、第７図は第５図および第６図で示す一致
検出回路を用いて構成した遂次一致検出回路の基
本構成を示す図、第８図はｎ項のデータをもつ２
グループ間の一致検出をなす本発明の遂次一致検
出回路の構成を示す図である。 Ｘ，Ｙ，X1〜Ｘo+1，Y1〜Ｙo+1…データ、，
，１〜o+1，１〜o+1…反転データ、Ｐ
…ＰチヤンネルMOSトランジスタ、Ｎ…Ｎチヤ
ンネルMOSトランジスタ、ＶD…電源電圧、ＦL1
〜ＦLo，ＦC1〜ＦCo，ＦM1〜ＦMo，ＦB1〜ＦBo，
ＦN1〜ＦN(o+1)，ＦA1〜ＦA(o+1)…データ発生
部、ＣP1〜ＣPo，ＣQ1〜ＣQo，Ｃ〓１〜Ｃ〓(o+1
）、Ａ，Ｂ…一致検出回路、Ｃp〜Ｃo+1…一致信
号。
の構成を示す図、第３図および第４図は２つ以上
のデータをもつ２グループ間のデータの一致検出
をなす回路構成を示す図、第５図および第６図は
本発明にかかる２データの一致検出回路の構成を
示す図、第７図は第５図および第６図で示す一致
検出回路を用いて構成した遂次一致検出回路の基
本構成を示す図、第８図はｎ項のデータをもつ２
グループ間の一致検出をなす本発明の遂次一致検
出回路の構成を示す図である。 Ｘ，Ｙ，X1〜Ｘo+1，Y1〜Ｙo+1…データ、，
，１〜o+1，１〜o+1…反転データ、Ｐ
…ＰチヤンネルMOSトランジスタ、Ｎ…Ｎチヤ
ンネルMOSトランジスタ、ＶD…電源電圧、ＦL1
〜ＦLo，ＦC1〜ＦCo，ＦM1〜ＦMo，ＦB1〜ＦBo，
ＦN1〜ＦN(o+1)，ＦA1〜ＦA(o+1)…データ発生
部、ＣP1〜ＣPo，ＣQ1〜ＣQo，Ｃ〓１〜Ｃ〓(o+1
）、Ａ，Ｂ…一致検出回路、Ｃp〜Ｃo+1…一致信
号。
Claims (1)
- 【特許請求の範囲】 １ ２個のＰチヤンネルMOSトランジスタを直
列接続した第１および第２の直列接続体が並列に
接続されるとともに、各ゲート電極に２つのデー
タおよび同データの位相反転データが入力され、
２つのデータの一致を検出するＰチヤンネル
MOSトランジスタ一致検出回路部と、２個のＮ
チヤンネルMOSトランジスタを直列接続した第
３および第４の直列接続体が並列に接続されると
ともに、各ゲート電極に２つのデータおよび同デ
ータの位相反転データが入力され２つのデータの
一致を検出するＮチヤンネルMOSトランジスタ
一致検出回路部と、前記ＰチヤンネルMOSトラ
ンジスタ一致検出回路部と並列もしくは直列に接
続されたスイツチング用のＰチヤンネルMOSト
ランジスタと、前記ＮチヤンネルMOSトランジ
スタ一致検出回路部と直列もしくは並列に接続さ
れたスイツチング用のＮチヤンネルMOSトラン
ジスタとを具備するとともに、前記Ｐチヤンネル
およびＮチヤンネルMOSトランジスタ一致検出
回路を電源端子間に直列に接続し、さらに同直列
接続点に一致信号出力端子を付設してなり、前記
２つのデータと前記スイツチング用のMOSトラ
ンジスタの入力信号との一致検出をなすことを特
徴とする一致検出回路。 ２ ２つのデータの一致検出をなすＰチヤンネル
MOSトランジスタ回路部にスイツチング用のＰ
チヤンネルMOSトランジスタを直列接続した第
１の回路部と２つのデータの一致検出をなすＮチ
ヤンネルMOSトランジスタ回路部にスイツチン
グ用のＮチヤンネルMOSトランジスタを並列接
続した第２の回路部とを直列接続し、同直列接続
点を一致出力の取出し点として構成される第１の
一致検出回路と、２つのデータの一致検出をなす
ＰチヤンネルMOSトランジスタ回路部にスイツ
チング用のＰチヤンネルMOSトランジスタを並
列接続した第３の回路部と２つのデータの一致検
出をなすＮチヤンネルMOSトランジスタ回路部
にスイツチング用のＮチヤンネルMOSトランジ
スタを直列接続した第４の回路部とを直列接続
し、同直列接続点を一致出力の取出し点として構
成される第２の一致検出回路を交互に配置し、か
つ前段の一致検出回路の一致出力取出し点を後段
の一致検出回路中のスイツチング用のMOSトラ
ンジスタのゲート端子へ接続してなり、前記一致
検出回路のそれぞれに入力される２つのデータの
一致検出を逐次になすことを特徴とする一致検出
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15746480A JPS5781644A (en) | 1980-11-07 | 1980-11-07 | Coincidence detecting circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15746480A JPS5781644A (en) | 1980-11-07 | 1980-11-07 | Coincidence detecting circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5781644A JPS5781644A (en) | 1982-05-21 |
| JPS628818B2 true JPS628818B2 (ja) | 1987-02-25 |
Family
ID=15650232
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15746480A Granted JPS5781644A (en) | 1980-11-07 | 1980-11-07 | Coincidence detecting circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5781644A (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62293426A (ja) * | 1986-06-12 | 1987-12-21 | Matsushita Electric Ind Co Ltd | 一致検出回路 |
| US4749886A (en) * | 1986-10-09 | 1988-06-07 | Intersil, Inc. | Reduced parallel EXCLUSIVE or and EXCLUSIVE NOR gate |
| JPH0638227B2 (ja) * | 1987-08-07 | 1994-05-18 | 日本電気株式会社 | 比較論理回路 |
| JPS6450621A (en) * | 1987-08-21 | 1989-02-27 | Matsushita Electric Ind Co Ltd | Exclusive or circuit |
| WO2004049570A1 (ja) | 2002-11-28 | 2004-06-10 | Fujitsu Limited | セレクタ回路及び半導体装置 |
| JPWO2023276734A1 (ja) * | 2021-06-28 | 2023-01-05 |
-
1980
- 1980-11-07 JP JP15746480A patent/JPS5781644A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5781644A (en) | 1982-05-21 |
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