JPH0964724A - Ｎｏｒ論理回路 - Google Patents
Ｎｏｒ論理回路Info
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- JPH0964724A JPH0964724A JP7211627A JP21162795A JPH0964724A JP H0964724 A JPH0964724 A JP H0964724A JP 7211627 A JP7211627 A JP 7211627A JP 21162795 A JP21162795 A JP 21162795A JP H0964724 A JPH0964724 A JP H0964724A
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- input signals
- side power
- power supply
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Abstract
(57)【要約】
【課題】 入力信号の数が増えても、出力Ｘの立ち上が
り遷移時間が長くならないＮＯＲ論理回路を提供する。 【解決手段】 高電位側電源と出力端子との間に並列に
接続された、入力信号と同数のｐチャネルＭＯＳトラン
ジスタを備える、低電位側電源と所定のノードとの間に
並列に接続された、入力信号と同数のｎチャネルＭＯＳ
トランジスタを備える、前記ｐチャネルＭＯＳトランジ
スタとｎチャネルＭＯＳトランジスタで入力信号と同数
のペアを組み、各ペアごとに入力信号を与える、前記出
力端子と前記低電位側電源の間に、ｐチャネルＭＯＳト
ランジスタを接続するとともに、該ｐチャネルＭＯＳト
ランジスタのゲートを前記所定のノードに接続する、及
び、前記高電位側電源と前記所定のノードとの間に負荷
要素を接続する。
り遷移時間が長くならないＮＯＲ論理回路を提供する。 【解決手段】 高電位側電源と出力端子との間に並列に
接続された、入力信号と同数のｐチャネルＭＯＳトラン
ジスタを備える、低電位側電源と所定のノードとの間に
並列に接続された、入力信号と同数のｎチャネルＭＯＳ
トランジスタを備える、前記ｐチャネルＭＯＳトランジ
スタとｎチャネルＭＯＳトランジスタで入力信号と同数
のペアを組み、各ペアごとに入力信号を与える、前記出
力端子と前記低電位側電源の間に、ｐチャネルＭＯＳト
ランジスタを接続するとともに、該ｐチャネルＭＯＳト
ランジスタのゲートを前記所定のノードに接続する、及
び、前記高電位側電源と前記所定のノードとの間に負荷
要素を接続する。
Description
【０００１】
【発明の属する技術分野】本発明は、ｎ変数（ｎ＞２）
の論理関数演算を行う論理回路のうち、特に、ｎ変数の
いずれか一つが正論理（以下「Ｈレベル」）で入力する
と負論理（以下「Ｌレベル」）を出力するＮＯＲ論理回
路に関する。
の論理関数演算を行う論理回路のうち、特に、ｎ変数の
いずれか一つが正論理（以下「Ｈレベル」）で入力する
と負論理（以下「Ｌレベル」）を出力するＮＯＲ論理回
路に関する。
【０００２】
【従来の技術】図５は従来のｍ入力ＮＯＲ論理回路の構
成図である。なお、ｍは２又は２以上の整数である。図
において、Ｉ1 ，Ｉ2 ，……，Ｉm はｍ個の入力変数と
しての入力信号、Ｘは出力信号である。この回路では、
Ｉ1 ，Ｉ2 ，……，Ｉm のいずれか一つがＨレベルで入
力すると、ＸをＬレベルにして出力する。以下、この動
作を検証する。
成図である。なお、ｍは２又は２以上の整数である。図
において、Ｉ1 ，Ｉ2 ，……，Ｉm はｍ個の入力変数と
しての入力信号、Ｘは出力信号である。この回路では、
Ｉ1 ，Ｉ2 ，……，Ｉm のいずれか一つがＨレベルで入
力すると、ＸをＬレベルにして出力する。以下、この動
作を検証する。
【０００３】高電位側電源（以下「ＶＣＣ」）と出力Ｘ
の間には、入力信号と同数のｐチャネルＭＯＳトランジ
スタＱP1，ＱP2，……，ＱPmが直列に接続されている。
また、出力Ｘと低電位側電源（以下「ＧＮＤ」）の間に
は、入力信号と同数のｎチャネルＭＯＳトランジスタＱ
N1，ＱN2，……，ＱNmが並列に接続されている。トラン
ジスタ符号（Ｑ）の後に続く添え字の１文字目は、その
トランジスタのチャネル導電型（Ｐ：ｐチャネル型、
Ｎ：ｎチャネル型）を表し、また、２文字目は、そのト
ランジスタのゲートに加えられる入力信号を表してい
る。例えば、ＱP1はｐチャネル型で、かつ、入力信号の
Ｉ1 がゲートに加えられることを意味している。
の間には、入力信号と同数のｐチャネルＭＯＳトランジ
スタＱP1，ＱP2，……，ＱPmが直列に接続されている。
また、出力Ｘと低電位側電源（以下「ＧＮＤ」）の間に
は、入力信号と同数のｎチャネルＭＯＳトランジスタＱ
N1，ＱN2，……，ＱNmが並列に接続されている。トラン
ジスタ符号（Ｑ）の後に続く添え字の１文字目は、その
トランジスタのチャネル導電型（Ｐ：ｐチャネル型、
Ｎ：ｎチャネル型）を表し、また、２文字目は、そのト
ランジスタのゲートに加えられる入力信号を表してい
る。例えば、ＱP1はｐチャネル型で、かつ、入力信号の
Ｉ1 がゲートに加えられることを意味している。
【０００４】出力ＸがＨレベルになるには、すべてのｎ
チャネルＭＯＳトランジスタ（ＱN1，ＱN2，……，
ＱNm）がオフで、かつ、すべてのｐチャネルＭＯＳトラ
ンジスタ（ＱP1，ＱP2，……，ＱPm）がオンでなければ
ならない。この条件を満たす入力信号の組み合わせは、
Ｉ1 ，Ｉ2 ，……，Ｉm のすべてがＬレベルのときであ
る。
チャネルＭＯＳトランジスタ（ＱN1，ＱN2，……，
ＱNm）がオフで、かつ、すべてのｐチャネルＭＯＳトラ
ンジスタ（ＱP1，ＱP2，……，ＱPm）がオンでなければ
ならない。この条件を満たす入力信号の組み合わせは、
Ｉ1 ，Ｉ2 ，……，Ｉm のすべてがＬレベルのときであ
る。
【０００５】一方、出力ＸがＬレベルになるには、少な
くとも一つのｎチャネルＭＯＳトランジスタ（ＱN1，Ｑ
N2，……，ＱNm）がオンし、かつ、少なくとも一つのｐ
チャネルＭＯＳトランジスタ（ＱP1，ＱP2，……，
ＱPm）がオフしていればよい。この条件を満たす入力信
号の組み合わせは、Ｉ1 ，Ｉ2 ，……，Ｉm の少なくと
も一つがＨレベルになったときである。例えば、Ｉ1 だ
けがＨレベルになると、Ｑ N1がオンし、ＱP1がオフする
から、この条件を満たして出力ＸがＬレベルになる。
くとも一つのｎチャネルＭＯＳトランジスタ（ＱN1，Ｑ
N2，……，ＱNm）がオンし、かつ、少なくとも一つのｐ
チャネルＭＯＳトランジスタ（ＱP1，ＱP2，……，
ＱPm）がオフしていればよい。この条件を満たす入力信
号の組み合わせは、Ｉ1 ，Ｉ2 ，……，Ｉm の少なくと
も一つがＨレベルになったときである。例えば、Ｉ1 だ
けがＨレベルになると、Ｑ N1がオンし、ＱP1がオフする
から、この条件を満たして出力ＸがＬレベルになる。
【０００６】
【発明が解決しようとする課題】しかしながら、かかる
従来のＮＯＲ論理回路にあっては、ＶＣＣと出力Ｘとの
間に、入力信号と同数のｐチャネルＭＯＳトランジスタ
を“直列”に接続していたため、入力信号の数が増える
につれて、出力Ｘの立ち上がり遷移時間が長くなるとい
う問題点があった。
従来のＮＯＲ論理回路にあっては、ＶＣＣと出力Ｘとの
間に、入力信号と同数のｐチャネルＭＯＳトランジスタ
を“直列”に接続していたため、入力信号の数が増える
につれて、出力Ｘの立ち上がり遷移時間が長くなるとい
う問題点があった。
【０００７】このことについて、図５を参照しながら具
体的に説明すると、今、Ｉ1 ，Ｉ2，……，Ｉm のすべ
てがＬレベルに変化すると、すべてのｐチャネルＭＯＳ
トランジスタ（ＱP1，ＱP2，……，ＱPm）がオンし、こ
れらのｐチャネルＭＯＳトランジスタを通して、ＶＣＣ
から出力Ｘへと電流ｉが流れ、この電流ｉによって出力
Ｘの負荷容量（次段の入力容量等）が充電される結果、
出力ＸがＨレベルに立ち上がるが、電流ｉの流路抵抗
は、すべてのｐチャネルＭＯＳトランジスタ（Ｑ P1，Ｑ
P2，……，ＱPm）のチャネルオン抵抗の直列合成値であ
り、この直列合成値は、明らかに一つのチャネルオン抵
抗値よりもｍ倍大きいから、そのｍの数（すなわち入力
信号の数）に比例して出力Ｘの立ち上がり遷移時間が長
くなるのである。
体的に説明すると、今、Ｉ1 ，Ｉ2，……，Ｉm のすべ
てがＬレベルに変化すると、すべてのｐチャネルＭＯＳ
トランジスタ（ＱP1，ＱP2，……，ＱPm）がオンし、こ
れらのｐチャネルＭＯＳトランジスタを通して、ＶＣＣ
から出力Ｘへと電流ｉが流れ、この電流ｉによって出力
Ｘの負荷容量（次段の入力容量等）が充電される結果、
出力ＸがＨレベルに立ち上がるが、電流ｉの流路抵抗
は、すべてのｐチャネルＭＯＳトランジスタ（Ｑ P1，Ｑ
P2，……，ＱPm）のチャネルオン抵抗の直列合成値であ
り、この直列合成値は、明らかに一つのチャネルオン抵
抗値よりもｍ倍大きいから、そのｍの数（すなわち入力
信号の数）に比例して出力Ｘの立ち上がり遷移時間が長
くなるのである。
【０００８】そこで、本発明は、入力信号の数が増えて
も、出力Ｘの立ち上がり遷移時間が長くならないＮＯＲ
論理回路の提供を目的とする。
も、出力Ｘの立ち上がり遷移時間が長くならないＮＯＲ
論理回路の提供を目的とする。
【０００９】
【課題を解決するための手段】上記目的は、以下のすべ
ての事項、すなわち、高電位側電源（ＶＣＣ）と出力端
子（１）との間に並列に接続された、入力信号（Ｉ1 ，
Ｉ2 ，……，Ｉm ）と同数のｐチャネルＭＯＳトランジ
スタ（ＱP11 ，ＱP12 ，……，ＱP1m ）を備えること、
低電位側電源（ＧＮＤ）と所定のノード（２）との間に
並列に接続された、入力信号（Ｉ1 ，Ｉ2 ，……，
Ｉm ）と同数のｎチャネルＭＯＳトランジスタ
（ＱN11 ，ＱN12 ，……，ＱN1m ）を備えること、前記
ｐチャネルＭＯＳトランジスタ（ＱP11 ，ＱP12 ，…
…，ＱP1m ）とｎチャネルＭＯＳトランジスタ
（ＱN11 ，ＱN12 ，……，ＱN1m ）で入力信号（Ｉ1 ，
Ｉ2 ，……，Ｉm ）と同数のペアを組み、各ペアごとに
入力信号（Ｉ1 ，Ｉ2 ，……，Ｉ）m を与えること、前
記出力端子（１）と前記低電位側電源（ＧＮＤ）の間
に、ｐチャネルＭＯＳトランジスタ（ＱP10 ）を接続す
るとともに、該ｐチャネルＭＯＳトランジスタ
（ＱP10 ）のゲートを前記所定のノード（２）に接続す
ること、及び、前記高電位側電源（ＶＣＣ）と前記所定
のノード（２）との間に負荷要素（３）を接続したこ
と、を備えることによって達成できる。好ましくは、前
記負荷要素（３）は、抵抗素子であり、又は、能動負荷
として動作するようにバイアスが設定された、ｐチャネ
ル若しくはｎチャネルＭＯＳトランジスタである。な
お、（ ）内は、参考までに示す図１の構成要素の符号
であり、また、ｍは２又は２以上の整数である。
ての事項、すなわち、高電位側電源（ＶＣＣ）と出力端
子（１）との間に並列に接続された、入力信号（Ｉ1 ，
Ｉ2 ，……，Ｉm ）と同数のｐチャネルＭＯＳトランジ
スタ（ＱP11 ，ＱP12 ，……，ＱP1m ）を備えること、
低電位側電源（ＧＮＤ）と所定のノード（２）との間に
並列に接続された、入力信号（Ｉ1 ，Ｉ2 ，……，
Ｉm ）と同数のｎチャネルＭＯＳトランジスタ
（ＱN11 ，ＱN12 ，……，ＱN1m ）を備えること、前記
ｐチャネルＭＯＳトランジスタ（ＱP11 ，ＱP12 ，…
…，ＱP1m ）とｎチャネルＭＯＳトランジスタ
（ＱN11 ，ＱN12 ，……，ＱN1m ）で入力信号（Ｉ1 ，
Ｉ2 ，……，Ｉm ）と同数のペアを組み、各ペアごとに
入力信号（Ｉ1 ，Ｉ2 ，……，Ｉ）m を与えること、前
記出力端子（１）と前記低電位側電源（ＧＮＤ）の間
に、ｐチャネルＭＯＳトランジスタ（ＱP10 ）を接続す
るとともに、該ｐチャネルＭＯＳトランジスタ
（ＱP10 ）のゲートを前記所定のノード（２）に接続す
ること、及び、前記高電位側電源（ＶＣＣ）と前記所定
のノード（２）との間に負荷要素（３）を接続したこ
と、を備えることによって達成できる。好ましくは、前
記負荷要素（３）は、抵抗素子であり、又は、能動負荷
として動作するようにバイアスが設定された、ｐチャネ
ル若しくはｎチャネルＭＯＳトランジスタである。な
お、（ ）内は、参考までに示す図１の構成要素の符号
であり、また、ｍは２又は２以上の整数である。
【００１０】このような事項において、入力信号と同数
のｐチャネルＭＯＳトランジスタ（ＱP11 ，ＱP12 ，…
…，ＱP1m ）を並列に接続したので、高電位側電源（Ｖ
ＣＣ）と出力端子（１）の間の抵抗値は、オン状態にあ
るｐチャネルＭＯＳトランジスタのチャネルオン抵抗の
並列合成値で与えられる。したがって、入力信号の数が
増えるほど、同抵抗値が小さくなるという逆の作用が得
られるから、入力信号の数が増えても、出力Ｘの立ち上
がり遷移時間が長くならない好ましい特性を有するＮＯ
Ｒ論理回路を提供できる。
のｐチャネルＭＯＳトランジスタ（ＱP11 ，ＱP12 ，…
…，ＱP1m ）を並列に接続したので、高電位側電源（Ｖ
ＣＣ）と出力端子（１）の間の抵抗値は、オン状態にあ
るｐチャネルＭＯＳトランジスタのチャネルオン抵抗の
並列合成値で与えられる。したがって、入力信号の数が
増えるほど、同抵抗値が小さくなるという逆の作用が得
られるから、入力信号の数が増えても、出力Ｘの立ち上
がり遷移時間が長くならない好ましい特性を有するＮＯ
Ｒ論理回路を提供できる。
【００１１】
【発明の実施の形態】以下、本発明の実施例を図面に基
づいて説明する。図２は本発明に係るＮＯＲ論理回路の
一実施例を示す図である。なお、以下では、ｍを４以上
とするｍ入力ＮＯＲ論理回路の例を説明するが、ｍ＝２
やｍ＝３のものを排除するものではない。
づいて説明する。図２は本発明に係るＮＯＲ論理回路の
一実施例を示す図である。なお、以下では、ｍを４以上
とするｍ入力ＮＯＲ論理回路の例を説明するが、ｍ＝２
やｍ＝３のものを排除するものではない。
【００１２】図２において、ＶＣＣは高電位側電源、Ｇ
ＮＤは低電位側電源であり、２０1，２０2 ，……，２
０m-1 ，２０m は、ｍ個の入力変数としての入力信号Ｉ
1 ，Ｉ2 ，……，Ｉm-1 ，Ｉm が加えられる入力端子、
２１は出力信号Ｘが取り出される出力端子、２２は発明
の要旨に記載した所定のノードである。ＶＣＣと出力端
子２１との間には、ｍ個のｐチャネルＭＯＳトランジス
タＱP2 1 ，ＱP22 ，……，ＱP2m-1 ，ＱP2m が並列に接
続されており、また、ＧＮＤと所定のノード２２との間
には、ｍ個のｎチャネルＭＯＳトランジスタＱN21 ，Ｑ
N22 ，……，ＱN2m-1 ，ＱN2m が並列に接続されてい
る。
ＮＤは低電位側電源であり、２０1，２０2 ，……，２
０m-1 ，２０m は、ｍ個の入力変数としての入力信号Ｉ
1 ，Ｉ2 ，……，Ｉm-1 ，Ｉm が加えられる入力端子、
２１は出力信号Ｘが取り出される出力端子、２２は発明
の要旨に記載した所定のノードである。ＶＣＣと出力端
子２１との間には、ｍ個のｐチャネルＭＯＳトランジス
タＱP2 1 ，ＱP22 ，……，ＱP2m-1 ，ＱP2m が並列に接
続されており、また、ＧＮＤと所定のノード２２との間
には、ｍ個のｎチャネルＭＯＳトランジスタＱN21 ，Ｑ
N22 ，……，ＱN2m-1 ，ＱN2m が並列に接続されてい
る。
【００１３】ここで、トランジスタ符号（Ｑ）の後に続
く添え字の１文字目は、そのトランジスタのチャネル導
電型（Ｐ：ｐチャネル型、Ｎ：ｎチャネル型）を表し、
また、２文字目以降はペア番号、すなわち、「ＱP21 と
ＱN21 」，「ＱP22 とＱN22」，……，「ＱP2m-1 とＱ
N2m-1 」，「ＱP2m とＱN2m 」の各ペア番号を表し、ペ
ア同士のトランジスタのゲートに、それぞれ入力信号Ｉ
1 ，Ｉ2 ，……，Ｉm- 1 ，Ｉm が与えられている。
く添え字の１文字目は、そのトランジスタのチャネル導
電型（Ｐ：ｐチャネル型、Ｎ：ｎチャネル型）を表し、
また、２文字目以降はペア番号、すなわち、「ＱP21 と
ＱN21 」，「ＱP22 とＱN22」，……，「ＱP2m-1 とＱ
N2m-1 」，「ＱP2m とＱN2m 」の各ペア番号を表し、ペ
ア同士のトランジスタのゲートに、それぞれ入力信号Ｉ
1 ，Ｉ2 ，……，Ｉm- 1 ，Ｉm が与えられている。
【００１４】さらに、出力端子２１とＧＮＤの間には、
ｐチャネルＭＯＳトランジスタＱP2 0 が接続されてお
り、このＱP20 のゲートを、所定のノード２２に接続す
るとともに、所定のノード２２とＶＣＣとの間に負荷要
素としての抵抗素子２３を接続して構成している。この
ような構成において、出力信号ＸをＨレベルにするに
は、ＱP20 をオフし、かつ、ＶＣＣと出力端子２１との
間を低抵抗で接続すればよい。この状態を得るための入
力信号Ｉ1 ，Ｉ2 ，……，Ｉm-1 ，Ｉm の組み合わせ
は、オールＬレベルときである。すなわち、すべての入
力信号Ｉ1 ，Ｉ2 ，……，Ｉm-1 ，ＩmがＬレベルのと
きには、ｍ個のｎチャネルＭＯＳトランジスタ
（ＱN21 ，ＱN22，……，ＱN2m-1 ，ＱN2m ）がすべて
オフし、所定のノード２２（ＱP20 のゲート）の電位
が、抵抗素子２３を通してＶＣＣにプルアップされるた
め、ＱP20 がオフする。このとき、ｍ個のｐチャネルＭ
ＯＳトランジスタ（ＱP21 ，ＱP22 ，……，ＱP2m-1 ，
ＱP2m ）はすべてオンであり、出力端子２１の電位（出
力信号Ｘの電位）は、ほぼＶＣＣ相当までに引き上げら
れ、Ｈレベルになる。
ｐチャネルＭＯＳトランジスタＱP2 0 が接続されてお
り、このＱP20 のゲートを、所定のノード２２に接続す
るとともに、所定のノード２２とＶＣＣとの間に負荷要
素としての抵抗素子２３を接続して構成している。この
ような構成において、出力信号ＸをＨレベルにするに
は、ＱP20 をオフし、かつ、ＶＣＣと出力端子２１との
間を低抵抗で接続すればよい。この状態を得るための入
力信号Ｉ1 ，Ｉ2 ，……，Ｉm-1 ，Ｉm の組み合わせ
は、オールＬレベルときである。すなわち、すべての入
力信号Ｉ1 ，Ｉ2 ，……，Ｉm-1 ，ＩmがＬレベルのと
きには、ｍ個のｎチャネルＭＯＳトランジスタ
（ＱN21 ，ＱN22，……，ＱN2m-1 ，ＱN2m ）がすべて
オフし、所定のノード２２（ＱP20 のゲート）の電位
が、抵抗素子２３を通してＶＣＣにプルアップされるた
め、ＱP20 がオフする。このとき、ｍ個のｐチャネルＭ
ＯＳトランジスタ（ＱP21 ，ＱP22 ，……，ＱP2m-1 ，
ＱP2m ）はすべてオンであり、出力端子２１の電位（出
力信号Ｘの電位）は、ほぼＶＣＣ相当までに引き上げら
れ、Ｈレベルになる。
【００１５】一方、出力信号ＸをＬレベル（上記のＨレ
ベルよりも低いレベル）にするには、ＱP20 をオンさせ
ればよく、それには、入力信号Ｉ1 ，Ｉ2 ，……，Ｉ
m-1 ，Ｉm の少なくとも一つをＨレベルにすればよい。
例えば、Ｉ1 をＨレベルにすると、ＱN21 がオンし、所
定のノード２２（ＱP20 のゲート）の電位がＧＮＤに落
とされる結果、ＱP20 がオンするから、このＱP20 を通
して出力端子２１をＧＮＤに接続することができ、出力
信号Ｘのレベルを上記のＨレベルよりも低いＬレベルに
することができる。
ベルよりも低いレベル）にするには、ＱP20 をオンさせ
ればよく、それには、入力信号Ｉ1 ，Ｉ2 ，……，Ｉ
m-1 ，Ｉm の少なくとも一つをＨレベルにすればよい。
例えば、Ｉ1 をＨレベルにすると、ＱN21 がオンし、所
定のノード２２（ＱP20 のゲート）の電位がＧＮＤに落
とされる結果、ＱP20 がオンするから、このＱP20 を通
して出力端子２１をＧＮＤに接続することができ、出力
信号Ｘのレベルを上記のＨレベルよりも低いＬレベルに
することができる。
【００１６】ここで、出力信号ＸのＬレベルの電位は、
ＱP20 のチャネルオン抵抗の値（便宜的にＲON）と、Ｖ
ＣＣ〜出力端子２１間の抵抗の値（便宜的にＲSUM ）と
の比で決まり、例えば、上記例のように、Ｉ1 だけがＨ
レベルのときには、それ以外の入力信号（Ｉ2 ，……，
Ｉm-1 ，Ｉm ）のＬレベルに応答して、ｍ−１個のｐチ
ャネルＭＯＳトランジスタ（ＱP22 ，……，ＱP2m-1 ，
ＱP2m ）がオンするため、ＲSUM は、オン状態にあるｍ
−１個のトランジスタのチャネルオン抵抗の並列合成値
になるから、出力信号ＸのＬレベルの電位ＶXLは、概ね
次式によって与えられる。
ＱP20 のチャネルオン抵抗の値（便宜的にＲON）と、Ｖ
ＣＣ〜出力端子２１間の抵抗の値（便宜的にＲSUM ）と
の比で決まり、例えば、上記例のように、Ｉ1 だけがＨ
レベルのときには、それ以外の入力信号（Ｉ2 ，……，
Ｉm-1 ，Ｉm ）のＬレベルに応答して、ｍ−１個のｐチ
ャネルＭＯＳトランジスタ（ＱP22 ，……，ＱP2m-1 ，
ＱP2m ）がオンするため、ＲSUM は、オン状態にあるｍ
−１個のトランジスタのチャネルオン抵抗の並列合成値
になるから、出力信号ＸのＬレベルの電位ＶXLは、概ね
次式によって与えられる。
【００１７】 ＶXL＝｛（ＶＣＣ−ＧＮＤ）／（ＲSUM ＋ＲON）｝×ＲON ……… 電位ＶXLを所望の値、例えばＴＴＬレベルやＣＭＯＳレ
ベル等の標準レベルに適合させる場合には、トランジス
タサイズの調節等により、ＲSUM とＲONの比を最適化す
ればよい。以上説明したように、本実施例の構成によれ
ば、ｍ個のｐチャネルＭＯＳトランジスタ（ＱP21 ，Ｑ
P22 ，……，ＱP2m-1 ，ＱP2m ）をＶＣＣと出力端子２
１の間に“並列”に接続したので、ｍ個の入力信号（Ｉ
1 ，Ｉ2 ，……，Ｉm ）のすべてがＬレベルに変化した
場合における、ＶＣＣと出力端子２１の間の抵抗値を、
ｍ個のｐチャネルＭＯＳトランジスタ（ＱP21 ，
ＱP22 ，……，ＱP2m-1 ，ＱP2m ）のチャネルオン抵抗
の並列合成値（従来例は直列合成値であることに留意）
とすることができ、従来例に比べて明らかに小さくする
ことができる。したがって、出力端子２１につながる負
荷容量を速やかに充電して、出力信号Ｘの立ち上がり遷
移時間を短くすることができ、冒頭で述べた本願発明の
課題を達成できる。
ベル等の標準レベルに適合させる場合には、トランジス
タサイズの調節等により、ＲSUM とＲONの比を最適化す
ればよい。以上説明したように、本実施例の構成によれ
ば、ｍ個のｐチャネルＭＯＳトランジスタ（ＱP21 ，Ｑ
P22 ，……，ＱP2m-1 ，ＱP2m ）をＶＣＣと出力端子２
１の間に“並列”に接続したので、ｍ個の入力信号（Ｉ
1 ，Ｉ2 ，……，Ｉm ）のすべてがＬレベルに変化した
場合における、ＶＣＣと出力端子２１の間の抵抗値を、
ｍ個のｐチャネルＭＯＳトランジスタ（ＱP21 ，
ＱP22 ，……，ＱP2m-1 ，ＱP2m ）のチャネルオン抵抗
の並列合成値（従来例は直列合成値であることに留意）
とすることができ、従来例に比べて明らかに小さくする
ことができる。したがって、出力端子２１につながる負
荷容量を速やかに充電して、出力信号Ｘの立ち上がり遷
移時間を短くすることができ、冒頭で述べた本願発明の
課題を達成できる。
【００１８】なお、上記実施例では、抵抗要素に抵抗素
子２３を用いているが、これに限らない。例えば、図３
に示すように、ｐチャネルＭＯＳトランジスタＱP30 を
用いてもよいし、又は、図４に示すように、ｎチャネル
ＭＯＳトランジスタＱN30 を用いてもよい。なお、図３
及び図４において、上記実施例と共通する構成要素には
同一の符号を付してある。ＱP30 又はＱN30 のバイアス
は、いずれも能動負荷として動作するように設定する。
典型的には、ＱP30 のゲートをＧＮＤに、ＱN3 0 のゲー
トをＶＣＣに接続する。
子２３を用いているが、これに限らない。例えば、図３
に示すように、ｐチャネルＭＯＳトランジスタＱP30 を
用いてもよいし、又は、図４に示すように、ｎチャネル
ＭＯＳトランジスタＱN30 を用いてもよい。なお、図３
及び図４において、上記実施例と共通する構成要素には
同一の符号を付してある。ＱP30 又はＱN30 のバイアス
は、いずれも能動負荷として動作するように設定する。
典型的には、ＱP30 のゲートをＧＮＤに、ＱN3 0 のゲー
トをＶＣＣに接続する。
【００１９】
【発明の効果】本発明によれば、入力信号と同数のｐチ
ャネルＭＯＳトランジスタ（ＱP11 ，ＱP12 ，……，Ｑ
P1m ）を並列に接続したので、高電位側電源（ＶＣＣ）
と出力端子（１）の間の抵抗値を、オン状態にあるｐチ
ャネルＭＯＳトランジスタのチャネルオン抵抗の並列合
成値で与えることができる。したがって、入力信号の数
が増えるほど、同抵抗値を小さくすることができ、入力
信号の数が増えるほど、出力Ｘの立ち上がり遷移時間を
短くすることができるという、従来例にはない特有の効
果を得ることができる。
ャネルＭＯＳトランジスタ（ＱP11 ，ＱP12 ，……，Ｑ
P1m ）を並列に接続したので、高電位側電源（ＶＣＣ）
と出力端子（１）の間の抵抗値を、オン状態にあるｐチ
ャネルＭＯＳトランジスタのチャネルオン抵抗の並列合
成値で与えることができる。したがって、入力信号の数
が増えるほど、同抵抗値を小さくすることができ、入力
信号の数が増えるほど、出力Ｘの立ち上がり遷移時間を
短くすることができるという、従来例にはない特有の効
果を得ることができる。
【図１】本発明の原理構成図である。
【図２】一実施例の構成図である。
【図３】抵抗要素にｐチャネルＭＯＳトランジスタを用
いた構成図である。
いた構成図である。
【図４】抵抗要素にｎチャネルＭＯＳトランジスタを用
いた構成図である。
いた構成図である。
【図５】従来例の構成図である。
ＧＮＤ：低電位側電源 Ｉ1 ，Ｉ2 ,……，Ｉm ：入力信号 ＶＣＣ：高電位側電源 １：出力端子 ２：所定のノード ３：負荷要素 ２１：出力端子 ２２：所定のノード ２３：抵抗素子（負荷要素） ＱN11 ，ＱN12 ，……，ＱN1m ：ｎチャネルＭＯＳトラ
ンジスタ ＱP11 ，ＱP12 ，……，ＱP1m ：ｐチャネルＭＯＳトラ
ンジスタ ＱP10 ：ｐチャネルＭＯＳトランジスタ ＱP20 ：ｐチャネルＭＯＳトランジスタ ＱN21 ，ＱN22 ，……，ＱN2m-1 ，ＱN2m ：ｎチャネル
ＭＯＳトランジスタ ＱP21 ，ＱP22 ，……，ＱP2m-1 ，ＱP2m ：ｐチャネル
ＭＯＳトランジスタ ＱN30 ：ｎチャネルＭＯＳトランジスタ（負荷要素） ＱP30 ：ｐチャネルＭＯＳトランジスタ（負荷要素）
ンジスタ ＱP11 ，ＱP12 ，……，ＱP1m ：ｐチャネルＭＯＳトラ
ンジスタ ＱP10 ：ｐチャネルＭＯＳトランジスタ ＱP20 ：ｐチャネルＭＯＳトランジスタ ＱN21 ，ＱN22 ，……，ＱN2m-1 ，ＱN2m ：ｎチャネル
ＭＯＳトランジスタ ＱP21 ，ＱP22 ，……，ＱP2m-1 ，ＱP2m ：ｐチャネル
ＭＯＳトランジスタ ＱN30 ：ｎチャネルＭＯＳトランジスタ（負荷要素） ＱP30 ：ｐチャネルＭＯＳトランジスタ（負荷要素）
Claims (4)
- 【請求項１】高電位側電源と出力端子との間に並列に接
続された、入力信号と同数のｐチャネルＭＯＳトランジ
スタを備えること、低電位側電源と所定のノードとの間
に並列に接続された、入力信号と同数のｎチャネルＭＯ
Ｓトランジスタを備えること、前記ｐチャネルＭＯＳト
ランジスタとｎチャネルＭＯＳトランジスタで入力信号
と同数のペアを組み、各ペアごとに入力信号を与えるこ
と、前記出力端子と前記低電位側電源の間に、ｐチャネ
ルＭＯＳトランジスタを接続するとともに、該ｐチャネ
ルＭＯＳトランジスタのゲートを前記所定のノードに接
続すること、及び、前記高電位側電源と前記所定のノー
ドとの間に負荷要素を接続したこと、を特徴とするＮＯ
Ｒ論理回路。 - 【請求項２】前記負荷要素が、抵抗素子であることを特
徴とする請求項１記載のＮＯＲ論理回路。 - 【請求項３】前記負荷要素が、能動負荷として動作する
ようにバイアスが設定された、ｐチャネルＭＯＳトラン
ジスタであることを特徴とする請求項１記載のＮＯＲ論
理回路。 - 【請求項４】前記負荷要素が、能動負荷として動作する
ようにバイアスが設定された、ｎチャネルＭＯＳトラン
ジスタであることを特徴とする請求項１記載のＮＯＲ論
理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7211627A JPH0964724A (ja) | 1995-08-21 | 1995-08-21 | Ｎｏｒ論理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7211627A JPH0964724A (ja) | 1995-08-21 | 1995-08-21 | Ｎｏｒ論理回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0964724A true JPH0964724A (ja) | 1997-03-07 |
Family
ID=16608912
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7211627A Pending JPH0964724A (ja) | 1995-08-21 | 1995-08-21 | Ｎｏｒ論理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0964724A (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60117918A (ja) * | 1983-11-30 | 1985-06-25 | Fujitsu Ltd | 一致検出回路 |
| JPH03277017A (ja) * | 1990-03-27 | 1991-12-09 | Nec Corp | 排他的論理和回路 |
| JPH04156008A (ja) * | 1990-10-19 | 1992-05-28 | Hitachi Ltd | 論理回路 |
-
1995
- 1995-08-21 JP JP7211627A patent/JPH0964724A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60117918A (ja) * | 1983-11-30 | 1985-06-25 | Fujitsu Ltd | 一致検出回路 |
| JPH03277017A (ja) * | 1990-03-27 | 1991-12-09 | Nec Corp | 排他的論理和回路 |
| JPH04156008A (ja) * | 1990-10-19 | 1992-05-28 | Hitachi Ltd | 論理回路 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20040518 |