JPH01150296A - 信号検出回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は、信号検出技術さらには半導体記憶装置にお
けるデータ読出し信号の検出に適用して特に有効な技術
に関し、例えばＲＯＭ　（リード・オンリ・メモリ）の
ようなスタティック動作する半導体メモリのセンスアン
プに利用して有効な技術に関する。

［従来の技術］ 従来のマスクＲＯＭにおける記憶データの読出し信号の
検出は、メモリセルに接続されたビット線のハイレベル
とロウレベルの中間の電位を発生するダミーメモリセル
を設け、ダミーメモリセルで発生された電圧と正規のメ
モリセルから読み出された信号とを差動増幅回路で増幅
することで行なうようにされていた。なお、ＲＯＭ用セ
ンスアンプに関しては、１９８５年１０月発行、ＩＥＥ
Ｅ　ｒＪＯＵＲＮＡＬ　　ＯＦ　　５ＯＬＩＤ−８ＴＡ
ＴＥ　　ＣＩＲＣＵＩＴＳＪ　Ｖｏｌ、５Ｃ−２０゜Ｎ
ｏ５　　ｐ９７１〜ｐ９７７に記載がある。

［発明が解決しようとする問題点コ 半導体メモリは近年大容量化が急速に進んでおり、大容
量化に伴い１つ１つのメモリセルの面積およびそれを構
成する素子のサイズも縮小されるようになってきている
。

このようにメモリセルが小さくなると、メモリアレイに
流される電流が小さくなり、メモリセルの読出し信号す
なわちビット線の振幅が小さくなってしまう。

しかるに、ダミーメモリセルによって発生する一定のレ
ベルの信号を参照電圧として読出し信号レベルを検出す
る従来のセンスアンプ方式では、読出し信号と参照電圧
との電位差が小さくなってノイズマージンが低下すると
ともに、電位差がセンスアンプのオフセットの範囲に入
ってアンプが動作しなくなるおそれがあるという問題点
がある。

この発明の目的は、メモリセルからの読出し信号を伝え
るビット線の信号が小さくても正確かつ高速に検出を行
なえるようなセンスアンプを提供することにある。

この発明の前記ならびにそのほかの目的と新規な特徴に
ついては、本明細書の記述および添附図面から明らかに
なるであろう。

［問題点を解決するための手段］　　　　　′本願にお
いて開示される発明のうち代表的なものの概要を説明す
れば、下記のとおりである。

すなわち、データ読出し側とダミーメモリセル側にそれ
ぞれ電流−電圧変換回路を設け、データ読出し側の電流
−電圧変換回路からダミーメモリセル側の電流−電圧変
換回路に対して信号の変化を伝える経路を設け、ダミー
メモリセル側で発生される参照電圧を読出し側のビット
線の電位と逆方向に変化させるようにするものである。

［作用コ 上記した手段によれば、ダミーメモリセルで発生された
一定レベルの参照電圧と読出し信号を比較して検出する
場合に比べて、読出し信号の変化の方向と逆方向にシフ
トされた参照電圧と比較する本発明方式の方が、信号の
差が大きくなるためノイズマージンが向上するとともに
、センスアンプが高速で動作するようになる。

［実施例］ 第６図には本発明に係るセンスアンプを適用したＲＯＭ
の概略構成が示されている。

なお、以下の実施例においては、特に言及しない限りＭ
ＯＳＦＥＴは、Ｎチャネル形であるものとする。

同図において、１は複数個の記憶素子Ｍｉｉ〜Ｍｎｍが
、ｎ行Ｘｍ列のマトリックス状に配設されてなるメモリ
アレイである。個々の記憶素子は。

例えばＭＯＳＦＥＴからなり、各チャネル部への選択的
イオン打込みによりしきい値電圧に差異を設けたり、ソ
ースまたはドレイン領域とビット線となるアルミ配線と
の間にコンタクトホールを形成するかしないか等の方法
により製造プロセスにおいて情報の記憶が行なわれてい
る。

メモリアレイ１内の各記憶素子のうち、同一行に配置さ
れている記憶素子のゲート端子は、それぞれ同一のワー
ド線Ｗ工９ｗ２．・・・・Ｗｎに共通に接続されている
。また、同一列に配置された記憶素子のドレイン端子は
それぞれ同一のビット線ＢＬ１．ＢＬ、・・・・ＢＬｍ
に共通に接続されている。

上記ビット線ＢＬ１．ＢＬ、・・・・ＢＬｍには、各ビ
ット線を共通ビット線ＣＢに接続させるためのカラムス
イッチ（ＭＯＳＦＥＴ）Ｓｌ、Ｓ２・・・・Ｓｍが設け
られている。

また、第６図において符号２で示されているのは、Ｘデ
コーダ回路で、このＸデコーダ回路２によって、アドレ
ス信号Ａ０〜Ａｉに対応された１ツノワード線に選択レ
ベルのワードＩｓ駆動信号が供給される。また、３はＹ
デコーダ回路で、このＹデコーダ回路３によって、上記
カラムスイッチＳ□、Ｓ２・・・・Ｓｍのうちアドレス
信号Ａｉ÷１〜Ａｊに対応された１つがオン状態にされ
る。すると。

オン状態にされ九カラムスイッチを介して、ビット線Ｂ
Ｌ、〜ＢＬｍのうち１本が共通ビット線ＣＢに結合され
、選択レベルにされたワード線と共通ビット線に結合さ
れたビット線との交点に位置する記憶素子が選択され差
動型センスアンプＳＡに接続される。

この実施例のＲＯＭにおいては、メモリアレイ１の一側
にダミーメモリアレイ４が配設され、各ダミーメモリセ
ルのドレイン領域が共通に接続されたダミービット線Ｄ
ＥＬがダミーカラムスイッチＳｄを介してセンスアンプ
５に接続されるようになっている。

上記ダミーメモリセルは、正規の記憶素子の読出し信号
すなわち選択されたビット線の信号振幅の中間の電位を
発生して、参照電圧Ｖｒとしてセンスアンプ５に供給す
る。ダミービット、１ｉＤＢＬ上のカラムスイッチＳｄ
は、Ｙデコーダ回路３によって正規のカラムスイッチ群
Ｓｉ〜Ｓｍのうち選択的にオンされるものと同時にオン
される。

そして、センスアンプ５に供給された読出し信号は、参
照電圧Ｖｒと比較して検出され、出力バッファ６を介し
て外部端子Ｄ　ｏ　ｕ　ｔに出力される。

第１図には１本発明に係るセンスアンプの一実施例が示
されている。

カラムスイッチＳｉを介してメモリアレイ１に接続され
るコモンビット線ＣＢの終端は、電源電圧Ｖｃｃ＝ＧＮ
Ｄ間に直列接続されたデプレッション型ＭＯ８ＦＥＴ　
　Ｑ□とエンハンスメント型ＭＯ５ＦＥＴ　　Ｑ２とか
らなるＥ／Ｄ型インバータＩＮＶ工の駆動用ＭＯ８ＦＥ
Ｔ　　Ｑ、のゲート端子に接続されている。デプレッシ
ョン型ＭＯ５ＦＥＴ　　Ｑ□はゲート、ソース間が短絡
され負荷として作用する。そして、このインバータＩＮ
Ｖ。

の出力電圧が、差動アンプＳＡの非反転入力端子に印加
されるとともに、電源電圧Ｖｃｃと共通ビット線ＣＢと
の間に接続されたＭＯＳＦＥＴ　Ｑ。

のゲート端子に印加されている。これによって、ＭＯＳ
ＦＥＴ　　Ｑ、はこれを通ってメモリアレイに流される
読出し電流ＩＭの大きさにかかわらずドレイン電圧を一
定にする定電圧素子として作用する。

また、読出し電流１閘は、メモリアレイ内の選択状態の
記憶素子のｖｔｈが低ければメモリアレイに向かって流
れ出し、ｖｔｈが高ければ読出し電流ＩＭは流れない。

その結果、インバータＩＮＶ、の出力電圧ＶＭはメモリ
アレイに向かって流される読出し電流ＩＭに応じたレベ
ルにされる。

つまり、ＭＯＳＦＥＴ　　Ｑ工〜Ｑ、からなる回路は、
メモリアレイの読出し電流ＩＭを電圧に変換する電流−
電圧変換回路として動作する。

一方、ダミーメモリ側のビット線ＤＢＬにも、Ｅ／Ｄ型
インバータＩＮＶ、と定電圧素子Ｑ３″とからなる電流
−電圧変換回路ＣＶＣ，が設けられている。従って、ダ
ミーメモリ側の電流−電圧変換回路ＣｖＣ２によって、
ダミービット線ＤＥＬはＥ／ＤインバータＩＮＶ、を構
成するＭＯＳＦＥＴ　　Ｑｘ’　とＱｚ′のＷ／Ｌ比に
よって決まるような一定の電圧ＶＤとされる。また、選
択時にダミーメモリセルはオン状態にされるので、ダミ
ーメモリアレイに向かって流れる電流ＩＤは一定となる
。そのため、ダミー側のＥ／ＤインバータＩＮＶ、の出
力電圧も一定の電圧となり、これが参照電圧Ｖｒとして
差動アンプＳＡの反転入力端子に印加されている。ダミ
ービット線ＤＢＬのダミーレベルＶＤは正規の記憶素子
とダミーメモリ素子とのＭＯＳサイズの比あるいは定電
圧用のＭＯＳＦＥＴ　　Ｑ３とＱ、’＜７）ＭＯＳサイ
ズノ比を適当に設定することにより、ＭＯＳＦＥＴ　　
Ｑ、’　とＱ、に流れる電流が等しいときに正規の共通
ビット線ＣＢの振幅の中間になるように設定される。

さらにこの実施例では、ダミーメモリ側の電流−電圧変
換回路ＣＶＣ，内の定電流用ＭＯ８ＦＥＴ　　Ｑ、’　
と並列にＭＯＳＦＥＴ　　Ｑ、が接続され、このＭＯＳ
ＦＥＴ　　Ｑ４のゲート端子には、正規のメモリアレイ
側の電流−電圧変換回路ＣＶＣ。

内のインバータＩＶＮ１の出力電圧ＶＭが印加されてい
る。

従って、この実施例のセンスアンプにおいては、メモリ
の記憶データ読出し時にインバータエＮＶ、の牛１力電
圧ＶＭ（以下、読出し電圧と称する）力仲４、ウレベル
からハイレベルに変化すると、ＭＯＳＦＥＴ　　Ｑ４が
オフからオンの状態へ移行される。すると、ダミーメモ
リアレイに向がって流れる電流ＩＤは一定であるため、
ＭＯＳＦＥＴ　Ｑ、’に流される電流ＩＤ’　が減少さ
れる。しかるに、ＭＯＳＦＥＴ　　Ｑ３’　はドレイン
電圧を一定にしようとするため、ゲート電圧が低くなる
方向へ動作する。その結果、インバータエＮｖ２から出
力される参照電圧Ｖｒは、第２図に示すように読出し電
圧ＶＭとは逆にハイレベルからロウレベルに向かって変
化される。

一方、読出し電圧ＶＭがハイレベルからロウレベルに変
化すると、その電圧をゲートに受けるＭＯＳＦＥＴ　　
Ｑ４がオンからオフの状態へ移行される。すると、ＭＯ
ＳＦＥＴ　　Ｑ、’　に流れる電流Ｉｎ’　が増加する
。シカるに、ＭＯ３ＦＥＴＱ、′はドレイン電圧を一定
にしようとするためゲート電圧が高くなる方向へ動作す
る。その結果、インバータＩＮＶ、の出力される参照電
圧Ｖｒは、読出し電圧ＶＭとは逆にグランド側からｖｃ
ｃ側に近づくように変化される。つまり、読出し電圧Ｖ
Ｍと参照電圧Ｖｒとの差ΔＶが増加される。

その結果、読出し電圧ＶＭのハイレベルとロウレベルの
中間の電圧Ｖｒ″を参照電圧として読出し信号の検出を
行なう従来のセンスアンプに比べてノイズマージンが向
上されるとともに、センス動作が高速で行なわれるよう
になり、電圧差ΔＶが差動アンプＳＡのオフセットの範
囲に入って動作しなくなるような事態が回避される。

ところで、上記実施例のセンスアンプでは、動作開始時
（あるいはメモリアレイが複数のマットに分割されてい
る場合にはメモリマットの切換え時）に、共通ビット線
ＣＢの電位ｖ８が変化するため、読出し電圧ＶＭが供給
されるダミー側の電流−電圧変換回路ＣｖＣ２内のダミ
ービット線レベルＶＤが急激に変化される。そのため、
インバータエＮｖ２から出力される参照電圧Ｖｒが安定
領域に移行するまである程度時間を必要とする。

第３図には、動作開始時やマット切換え時にビット線電
位の一時的な変動がダミー側へ伝達されないように対策
を施した回路の例が示されている。

この実施例のセンスアンプ回路には、第１図の実施例に
おいて、ダミー側の電流−電圧変換回路ＣｖＣ２におい
て定電圧用のＭＯＳ　Ｆ　Ｅ　Ｔ’　Ｑ３’と並列に接
続されたＭＯＳＦＥＴ　　Ｑ、と直列にスイッチＭ、ｏ
、ｓ　Ｆ　Ｅ　Ｔ　　Ｑ、、を接続し１．：：ノＭＯ５
ＦＥＴ　　Ｑ、をアドレス変化検出回路ＡＣＤからの信
号によって一時的にオフさせて、共通ビット線の電位変
動が参照電圧Ｖｒに影響を与えないようにしである。

すなわち、第３図の実施例においては、アドレス変化検
出回路ＡＣＤがアドレス信号Ａの変化を検出すると、第
４図に示すように共通ビット線ＣＢの電位ＶＢの不安定
な期間にほぼ相当する時間ｔ１だけロウレベルになるよ
うな制御信号Ｃを出力する。この制御信号ＣによってＭ
Ｏ８ＦＥＴＱ４と直列に接続されたスイッチＭＯ５ＦＥ
ＴＱ、がオフされる。すると、ダミー側の電流−電圧変
換回路ＣＶＣ，は、ＭＯＳＦＥＴ　　Ｑ、’にのみ電流
Ｉｏが流される。そのため、インバータＩＮＶ、から差
動アンプＳＡに対して供給される参照電圧Ｖｒは、読出
し電圧ＶＭのハイレベルとロウレベルの中間の電位に安
定される。そして、共通ビット線ＣＢの電位Ｖａが安定
になった時点で、再びスイッチＭＯ８ＦＥＴ　　Ｑ、が
オンされて、読出し電圧ＶＭによって駆動されるＭＯ８
ＦＥＴＱ４の側に電流Ｉｎの一部が流されるようになる
。その結果、インバータＩＮＶ、から差動アンプＳＡに
対して供給される参照電圧Ｖｒが、読出し電圧ＶＭと逆
のレベルに速やかに移行する。従って、アドレスが変化
した際に変動する共通ビット線の電位によって参照電圧
Ｖｒが不安定になるのが回避される。

第５図には、本発明に係るセンスアンプの第３の実施例
が示されている。この実施例の目的は、第３図に示され
ている第２の実施例の目的と同じである。すなわち、動
作開始時やマット切換え時にビット線電位の一時的な変
動がダミー側へ伝達されないように対策を施したもので
ある。

この実施例のセンスアンプにおいては、共通ビット線Ｃ
Ｂ側の電流−電圧変換回路ＣｖＣ□とは別個に、それと
全く同一の構成の補助電流−電圧変換回路ｃｖｃ、’が
設けられている。そして、各電流−電圧変換回路ＣＶＣ
１と電流−電圧変換回路ｃｖｃ、’内のインバータを構
成する駆動Ｍ○Ｓ　Ｆ　Ｅ　Ｔ　　Ｑｚ　＝　Ｑｚ”と
並列にＭＯＳＦＥＴＱｓｔ　Ｑｓ’′が、また負荷ＭＯ
８ＦＥＴＱ、、Ｑ、”と直列にＰチャネルＭＯ８ＦＥＴ
Ｑ、、Ｑｔ”が接続サレテオリ、Ｍ　ＯＳ　Ｆ　Ｅ　Ｔ
　　Ｑｓ”　＊　Ｑｔ”のゲートにはアドレス変化検出
回路ＡＣＤから出力される前記制御信号Ｃ（第４図参照
）と同じような制御信号が、またＭＯＳＦＥＴ　　Ｑｔ
、Ｑｔのゲートにはその信号ＣをインバータＧ１で反転
した信号が印加されている。

なお、電流−電圧変換回路ＣｖＣ工とＣｖＣ１′のうち
ｃｖｃ１’が差動アンプＳＡの非反転入力端子に接続さ
れ、差動アンプＳＡの反転入力端子には第１図の実施例
におけるダミー側電流−電圧変換回路ＣＶＣ，と全く同
じ回路が接続されている。

この実施例においては、アドレスが変化した直後のビッ
ト線電位が不安定な間は、アドレス変化検出回路ＡＣＤ
からの制御信号によってＭＯＳＦＥＴ　　Ｑ、がオンさ
れてインバータＩＮＶユの出力電圧ＶＭがロウレベルに
固定され、電流−゛電圧゛変換回路ＣｖＣ□が非動作状
態にされる。これによって、ダミー側の電流−電圧変換
回路ＣＶＣ，から発生される参照電圧Ｖｒはハイレベル
に固定される。一方、電流−電圧変換回路ｃｖｃ、’は
制御信号ＣによりＭＯＳＦＥＴ　　Ｑ、”がオフされ、
Ｑ７がオンされることによって正常に動作される。

そのためビット線電位が不安定な期間は、差動アンプＳ
Ａによる読出し信号の検出が実行されず、電流−電圧変
換回路ＣＶＣユによる共゛通ビット線ＣＢのプリチャー
ジによって電位７日が安定してから正規の電流−電圧変
換回路ＣｖＣ工の動作が開始される。これとともに、読
出し電圧ＶＭがダミー側の電流−電圧変換回路ＣＶＣ，
に供給されて、参照電圧Ｖｒが読出し電圧ＶＭと反対の
方向に変化して電位差が増大され、速やかに検出が行な
われる。

なお、上記第２の実施例（第３図）ではビット線電位の
不安定な期間中参照電圧Ｖｒを安定化させるため、電流
バイパス用のＭＯＳＦＥＴ　　Ｑ４と直列にスイッチＭ
　ＯＳ　Ｆ　Ｅ　Ｔ　　Ｑ　ｓを設けてアドレス変化検
出回路ＡＣＤからの制御信号Ｃによって一時的にバイパ
ス電流を遮断するようにしてイルが、読出し電圧ｖＭを
ＭＯＳＦＥＴ　　Ｑ４のゲートに供給する経路の途中に
ゲートを設け、そのゲートをアドレス変化検出回路ＡＣ
Ｄからの制御信号Ｃにより制御することでバイパス電流
を遮断するようにしてもよい。

以上説明したように上記実施例は、データ読出し側とダ
ミーメモリセル側にそれぞれ電流−電圧変換回路を設け
、データ読出し側の電流−電圧変換回路からダミーメモ
リセル側の電流−電圧変換回路に対して信号の変化を伝
える経路を設け、ダミーメモリセル側で発生される参照
電圧を読出し側のビット線の電位と逆方向に変化させる
ようににしたので、ダミーメモリセルで発生された一定
レベルの参照電圧と読出し信号とを比較して検出する方
式に比べて、読出し信号と参照電圧との差が大きくなる
ため、ノイズマージンが向上するとともに、センスアン
プが高速で動作されるようになるという効果がある。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、本発明は上記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない。例えば上記実施例では電
流−電圧変換回路を構成するインバータをデプレッショ
ン型ＭＯ８ＦＥＴを負荷とするＥ／Ｄ型インバータとし
ているが、Ｃ−ＭＯ８型インバータあるいは抵抗負荷型
のインバータとすることも可能である。また、電流−電
圧変換回路の形式も実施例のものに限定されず、電流を
電圧に変換できるものであればどのような形式であって
もよい。

以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるＲＯＭ用のセンスア
ンプに適用したものについて説明したが、この発明はそ
れに限定されるものでなく。

紫外線消去型のＥＰＲＯＭあるいは電気的に書込み消去
可能なＥ　Ｅ　Ｐ　ＲＯＭその他スタティックな読出し
動作をする半導体メモリのセンスアンプ−般に利用する
ことができる。

［発明の効果］ 本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば下記のとおりである
。

すなわち、ＲＯＭのような半導体メモリにおいて、メモ
リセルからの読出し信号を伝えるビット線の信号が小さ
くても正確かつ高速に検出を行なえる。

【図面の簡単な説明】

第１図は、本発明をＲＯＭのセンスアンプに適用した場
合の一実施例を示す回路図、 第２図はそのセンスアンプにおける読出し電圧と参照電
圧との関係を示すタイミングチャート、第３図は本発明
に係るセンスアンプの第２の実施例を示す回路図、 第４図はそのセンスアンプのタイミングチャート、 第５図は本発明に係るセンスアンプの第３の実施例を示
す回路図。 第６図は本発明に係るセンスアンプが適用されるＲＯＭ
の概略構成を示すブロック図である。 １・・・・メモリアレイ、２・・・・Ｘデコーダ、３・
・・・Ｙデコーダ、４・・・・ダミーメモリアレイ、５
・・・・センスアンプ、ｃｖｃ、、ｃｖｃ２・・・・電
流−電圧変換回路、ＣＢ・・・・共通ビット線。 ト　　　怜

Claims (1)

1. 【特許請求の範囲】 １、一対の電流−電圧変換回路と、これらの電流−電圧
   変換回路で変換された電圧を比較する差動増幅手段とか
   らなる信号検出回路において、一方の電流−電圧変換回
   路から他方の電流−電圧変換回路に対して変換後の電圧
   を供給して変換される前の電流を制御し、検出すべき信
   号と比較される信号との差を増大させるようにしたこと
   を特徴とする信号検出回路。 ２、上記電流−電圧変換回路のうち一方はメモリアレイ
   のビット線に接続され、他方は読出し信号の振幅の中間
   の電位を発生するダミーメモリアレイに接続されている
   ことを特徴とする特許請求の範囲第１項記載の信号検出
   回路。 ３、アドレスの変化を検出してパルスを発生する回路か
   らの制御パルスによって、上記一方の電流−電圧変換回
   路から他方の電流−電圧変換回路に対し供給される信号
   の供給により制御される電流のバイパス経路が一時的に
   遮断されるようにされてなることを特徴とする特許請求
   の範囲第２項記載の信号検出回路。 ４、メモリアレイ側のビット線に接続される電流−電圧
   変換回路を２組設け、そのうち一方のみを上記差動増幅
   手段に接続して、アドレス変化検出回路からの制御パル
   スによって差動増幅手段に接続された側の電流−電圧変
   換回路を一時的に非動作状態にさせようにしたことを特
   徴とする特許請求の範囲第２項記載の信号検出回路。